Патенты с меткой «арифметическое»

Номер патента: 951303

Опубликовано: 15.08.1982

Авторы: Коголь, Олевский, Соломович

МПК: G06F 7/60

Метки: арифметическое, число-импульсное

...ДС 2 "0", т.е. теперь в зависимости от кода мяадшего триггера регистра операнда 3 открыт либо девятый, либо десятый элемент И.Аналогично работают в режиме сложение-умножение (С-У) мультиплексоры ДС 3 и ДС 4 с той лишь разницей, что число импульсов на выходе мультиплексоров равно коду регистра операнда Э. НапРимеР, пРи коде "9" в Регистре операнда 3 открыт двадцать шестой элемент И и в счетчик 1 попадает девять импульсов. Строятся аналогично дешифраторы 5 и 6, в режиме С-у полностью совпадающие с дешифратором 4, а в режиме В-Д выдающие число-импульсный код, численно равный не дополнительному, а обратному коду регистра 3. Количество раэрядоэ в счетчиках 1 и 2 и в регистре операнда 3 не ограничено.Операция вычитания .в устройстве...

Номер патента: 960802

Опубликовано: 23.09.1982

Автор: Рейхенберг

МПК: G06F 7/38

Метки: арифметическое

...с п(п+в) +(и+1)+1Яб 3(Однако благодаря асинхронному режиму работы (прерывание процесса вычисления при х = 0 и сокращение числа тактов для сдвига) для большинства значений аргументов время вычисления значительно меньше максимального значения.Погрешность вычисления при а дополнительных разрядов всегда меньше одной единицы и-го последнего разряда аргумента.Данное устройство может быть использовано в качестве операционного устройства (спецпроцессора) для вычисления указанных Функций в устройгде= О, и - порядковый номер итерации; 1 = О, и - вес или показательитерации; и - число разрядов операндов. Рекуррентние соотношения обладают групповыми свойствами и вычисляются одновременно, причем каждое соотношение решается последовательно эаи...

Номер патента: 993252

Опубликовано: 30.01.1983

Авторы: Антонов, Мельник, Песков, Черкасский

МПК: G06F 7/38

Метки: арифметическое

...блока 1, соединен с инверсным выходом знакового разряда сумматора 5 предыдущего блока 1.При сложении, вычитании, делении входами. устройства являются шины 13 и 14. При этом логический узел 9 пропускает через элемент ИЛИ 12 прааю (через элемент И 10) или инверсные (через элемент И 11) значения вход- ных сигналов. При умножении входами устройства являются шины 14 и 15, при извлечении корня. квадратного- шина 13. Перед началом работы все регистры сбрасываются в нулевое состояние.При умножении в первом такте первое множимое, поступающее цо шине 14, проходит на регистр 3 через элементыИ 11, ИЛИ 12, а первый множитель . -по шине 15 на регистр . 4, причем пер.вый разряд - младший разряд множи-.теля.Содержимое регистра 3 проходитна сумматор 5,...

Номер патента: 999050

Опубликовано: 23.02.1983

Авторы: Дубовых, Королев, Краснобаев, Сидоренко

МПК: G06F 7/72

Метки: арифметическое, классов, остаточных, системе

...модульного вычитания инвертируется по модулю Р 1)р-ИР- )- +.Таким образом, изобретение будет содержать три блока: один для определения результата операции модульного умножения и два для определения результата операции модульного вычитания.Для модульного вычитания при=Ху используется 11 квадрант табл. 6. Этот же квадрант используется для определения результата модульного сло" жения при у ). Числовые выходные значения в соответствии со значениями входных вин второго блока вычитания по модулю представлены в табл. 7.Для ух ==0 результат операции модульного вычитания непосредственно определяется значениями выходных шин, а для р =-=1 (для модульного сложения ух =О, у =1) значения, определяе 3мые выходными шинами, инвертируются по модулю Р...

Номер патента: 999061

Опубликовано: 23.02.1983

Авторы: Каневский, Котов, Мадянова, Некрасов, Федотов

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...третий и четвертый рого умножителя и выполняются первый, такты умножения соответственно в четчетвертый и третий такты умноженияво вертом, третьем, втором и первом ум" втором, третвем и четвертом умножи- М 1 ножителях. Кроме того, в первой полотелях соответственно. Кроме того, в вине седьмого такта в регистр 11.4 первой половине пятого такта выдает- принимается мнимая часть 1 щр(1) перся содержимое регистра 8,1, т.е. вого комплексного произведения, из Вер(0), сумматор 10. 1 выполняет сло- регистра 8.5 выдается действительжение второго операнда с нулем, Во ная часть Вер(2) второго комплексно- второй половине пятого такта Рер(0) го произведения, из регистра 11.1 выпринимается в регистр 11.1 из регист- дается Рер(0), сумматор 10. выполра...

Номер патента: 1004973

Опубликовано: 15.03.1983

Авторы: Гусев, Даминов, Семеран, Шигабутдинов

МПК: G05B 15/02

Метки: арифметическое, вычислителя, самонастраивающихся, систем, цифрового

...Ч;(5 д), 1 =2,5 =1.Это произведение поступает через ком, мутатор 25 во второй накапливающий сумматор и т.д. до тех пор, пока показание счетчика 63 логического узла 48 не станет равным числу М, соответствую щему числу коэффициентов разложения .ИПФ. Если показание счетчика 53 равно М, сигнал с ячейки 43- записывает 1" в ячейку 438 и в счетчик 54 логического узла 49. Сигнал с ячейки 43 8 сбрасывает на О" регистр множимого 14 блока 12 умножения и счетчик 53 логического узла 48 записывает 1 в ячейку 432, если показание счетчика 54 меньше числа Й, соответствующего числу.значений управляемой координаты у (ь,5), .5 =1, М, Сигнал с ячейки 43 й зат:- сывает 1" в ячейку 43, если показание счетчика 54 равно числу М.Таким образом, в накапливающих...

Номер патента: 1012240

Опубликовано: 15.04.1983

Авторы: Каневский, Куц, Некрасов, Сергиенко

МПК: G06F 7/38

Метки: арифметическое

...И, выход третьего разряда 15счетчика подключен к третьим инверсным входам второго и третьего элементов И, к второму инверсному входу шестого элемента И, к первому ин-версному входу восьмого элемента И,к первым прямым входам первого, седьмого, десятого, одиннадцатого и двенадцатого элементов И, выход четвер-того разряда счетчика подключен к четвертым инверсным входам первого и второго элементов И, к третьему инверсному входу шестого элемента И, к первым прямым входам третьего и тринадцатого элементов И, к вторым прямым входам седьмого, восьмого, десятого и одиннадцатого элементов И, выход пятого разряда счетчика подключен к четвертым. инверсным входам первого и шестого элементов И, к пя" тому инверсному входу второго элемента И, к...

Номер патента: 1019458

Опубликовано: 23.05.1983

Авторы: Алексеев, Афанасьева, Бабушкин, Барыбин, Златников, Кутынин, Лобанова, Михайлова, Сыроватский

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...к первому входу первого сумматора и к суммирующему входу первого вычитателя, вход мнимой части первого операнда устройства подключен к первому входу второ- З 5 го сумматора и к суммирующему входу второго вычитателя, вход действительной части второго операнда устройства подключен к второму входу первого сумматора и к вычитающему входу первого вычита. теля, вход мнимой части второго операнда устройства подключен к второму входу второго сумматора и к вычитающему входу второго вычитателя, выходы перво го и второго сумматоров являются соответственно выходом действительной и выходом мнимой частей суммы устройства, вход действительной части коэффициента устройства и выход первого вычвтателя подключены, к входам первого ум ножителя, вход...

Номер патента: 1022152

Опубликовано: 07.06.1983

Авторы: Вираховский, Никитин, Чемезов

МПК: G06F 7/38

Метки: арифметическое

...итерациив Кп-И" пй С-ДЩ (Ц;- номер итерации,Хо Ч 0 - начальные данные.Это арифметическое устройство. содержит три сдвиговых регистра, три сумма-.тора=вычитателя и два коммутирующихблока 1Недостатком данного устройства является изменение масщтаба результатов вычислений.40Наиболее близким к предлагаемому потехнической сущности является арифметическое устройство, содержащее три сдви.-1. говых регистра, четыре коммутирующихблока, семь сумматоров-вычитателей, Это 45устройство производит коррекцию масщтабов результатов на каждой интерации 2Недостатксм известного устройстваявляется большой объем оборудования,Кроме того, введение коррекции на каж, дой итерации снижает быстродействие устройства.Цель изобретения - повышение быстродействия и...

Номер патента: 1042028

Опубликовано: 15.09.1983

Авторы: Василевич, Коляда, Ревинский, Чернявский

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессора, фурье

..."4 ф позволяет существенно уменьшить . общее число умножений. Кроме того, алгоритмы с основанием ф 4" отличаются более высокой точностью 1,Недостатком известных быстродействующих процессоров быстрого пре" образования фурье с основанием ф 4 ф является сложность их арифметияеских устройств.Наиболее близким к изобретению является арифметическое устройство, реализующее алгоритм быстрого преоб. раэования фурье с основанием "4" в модулярных системах счисления и со ю держащее восемь входных и восемь выходных регистров, .семь выходных блоков элементов И, четыре сумматора-вычитателя по модулю Р = 2 ф(1=, = 1, 2, 3, 4 - номер сумматора-вычитателя; 1 - целое положительное число), умножитель 2 .Недостатками известного устройст-: ва являются...

Номер патента: 1076906

Опубликовано: 28.02.1984

Авторы: Лукашевич, Остафин, Романкевич

МПК: G06F 11/30

Метки: арифметическое, контролируемое

...выходыкоторых соединены с входами операндов сумматора, управляющий вход устройства соединен с управляющим входом сумматора, выход которого соединен с первым входом схемы сравненияи информационным входом регистра результата, выходы регистра результата и схемы сравнения являются соответственно информационным и контроль ным выходами устройства, выход регист.ра результата соединен с вторым входом схемы сравнения, управляющийвход устройства соединен с управляющими входами регистров первого и второго операндов и входом блокировкизаписи регистра результата.На чертеже приведена структурнаясхема контролируемого арифметического устройства двойными линиямиизображены информационные шины устройства).Устройство содержит регистры 1и 2 операндов,...

Номер патента: 1089577

Опубликовано: 30.04.1984

Авторы: Мельник, Цмоць

МПК: G06F 7/38

Метки: арифметическое

...регистра (+1)-го вычислительного блока, выходы элементов ИЛИ 5второй группы и-го вычислительногоблока являются третьим информационнымвыходом устройства, причем в каждомвычислительном блоке выходы третьегои четвертого элементов И соединены 10соответственно с входами второго элемента ИЛИ, выходы элементов И е третьей по седьмую группы соединены соответственно с входами элементов ИЛИ,второй группы, (и+1)-й выход которой 15соединен с вторым входом четвертогоэлемента И, второй вход третьего элемента И соединен с четвертым выходомпервого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, прямой выход которого соединен с вторым 20входом второго элемента И, выходы разрядов первого регистра соединены сосдвигом на один разряд влево с вторыми входами И третьей группы и...

Номер патента: 1101835

Опубликовано: 07.07.1984

Авторы: Каневский, Котов, Куц, Лозинский, Некрасов

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, фурье

...13 управления, Сумматор 7 представляет собой сумматор-вычитатель, который имеет входуправления выполняемой операцией,Непосредственное объединение выходов регистров результатов допустимо, если в качестве этих регистровиспользовать регистры с тремя состояниями на выходе.Блок 13 управления (Фиг, 3) содержит генератор 19 синхроимпульсов, выход которого подключен ксчетному входу трехразрядного счетчика 20 тактов.Первый (младший) и второй выходысчетчика 20 соединены с соответствующими входами дешифратора 21, крометого, первый, второй и третий выходы счетчика 20 подключены к соответствующим входам микропрограммногоблока 22 памятиВторой и четвертый выходы дешифратора 21 соединены с двумя входами элемента ИЛИ 23, выход которогоявляется...

Номер патента: 1105909

Опубликовано: 30.07.1984

Авторы: Волощенко, Петренко

МПК: G06F 7/38

Метки: арифметическое

...входы разрядов второго операнда устройства с первого по(3-1) -й подключены к первым входам вторых эле ментов И ячеек матрицы сЬответствующих столбцов, вход 3-го разряда второго операнда устройства подключен к первым входам вторых элементовИ ячеек матрицы 3-го столбца с )О первой по (М) -ю, входы разрядов третьего операнда устройства подклюЪчены ко вторым входам первых элементов И ячеек матрицы соответствующих строк, входы разрядов четвертого операнда устройства с первого по М)-й подключены ко вторым входам вторых элементов И ячеек матрицы соответствующих строк, вход М -го разряда четвертого операнда устройства подключен ко вторым входам вторых 20 элементов И ячеек матрицы М-й строки с первой по (3-1)-ю, в каждой ячейке матрицы...

Номер патента: 1107122

Опубликовано: 07.08.1984

Авторы: Бороденко, Карпова, Краснобаев, Пшеничный, Стеценко

МПК: G06F 7/72

Метки: арифметическое, классов, остаточных, системе

...по 15 модулю два, выходы девятого и одиннадцатого элементов ИЛИ соединенысоответственно с первым входом тринадцатого элемента И, входом пятогоэлемента запрета и первым входом 20четырнадцатого элемента И, входомшестого элемента запрета, вторыевходы тринадцатого и четырнадцатогоэлементов И; управляющие входы пятого и шестого элементов запрета сое-Ъ 5динены с входом Сложение устройст."ва, выходы тринадцатого и четырнадцатого элементов И, пятого и шестогоэлементов запрета подключены соответственно к первым входам пятнадцаЗ 0 того и шестнадцатого элементов ИЛИи к их вторым входам выходы пятнадцатого и шестнадцатого элементов ИЛИсоединены соответственно с (р+ 1)/2++11 и (р+1)/2+2 входами третьего 35 регистра 1.23Недостаток известного...

Номер патента: 1116434

Опубликовано: 30.09.1984

Авторы: Василевич, Коляда, Ревинский, Чернявский

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессоров, фурье

...устройства 4,( 1 = 1,28), регистры порядка (входных отсчетов) 5.1 .( 1 = 1,28),входныерегистры 6. 1 (1 = 1,28), регистры 7-17, регистры 18.0-31.Р(Р = 1,2,3,4), регистр 32, выходные регистры 33; ( л = 1,28)блоки постоянной памяти 34-37, вычитатель порядков 38, вычитатели 39.1и сумматоры 40.0 по Р-му модулю Риспользуемой непозиционной системысчисления ( 6 = 1, 2, 3, 4), е умма торпорядков 41, преобразователь 42 двоичного кода в модулярньй, умножитель 43 комплексных чисел в непозиционном коде и преобразователь 44модулярного.кода в двоичный.Индексы номеров. регистров 18 Я "31.1 и сумматоров и вычитателей39., 40.1 ( = 1,2,3,4) совпадаютс порядковыми номерами модулей,связанных с этими блоками,Разрядность регистров, номеракоторых...

Номер патента: 1120325

Опубликовано: 23.10.1984

Авторы: Евстигнеев, Евстигнеева

МПК: G06F 7/72

Метки: арифметическое, модулю

...вычитателя, входы которыхсоответственно объединены и являются входами соответственно первогои второго операндов устройства, со 5 держит первый, второй и третий коммувходам третьего модульного сумматора,выход которого подключен к первомуинформационному входу третьего коммутатора, второй информационный вход 45 которого подключен к выходу модульного вычитателя, а выход является выходом младшего ч, -ичного разряда результата арифметического устройства,первый и второй управляющие входы 50 первого и второго коммутаторов соотвественно объединены, подключены к соответственно к первому и второму входам элемента ИЛИ и являются входами операций умножение" и "Сложение" арифметического устройства, выход элемента ИЛИ подключен к первому...

Номер патента: 1120347

Опубликовано: 23.10.1984

Автор: Колюскин

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...входу третьего элемента И ивторому входу второго элемента И,выход которого соединен с управляющим входом второго сумматора-вычитателя и управляющими входами первого и второго мультиплексоров, выходыкоторых подключены к вторым входамсоответственно первого и второгосумматоров в вычитател, выход перво -го элемента НЕ соединен с вторымвходом .третьего элемента И, выходкоторого соединен с входами обнуления первого и второго регистров иуправляющими входами первого и второго блоков памяти, входы младших разрядов адреса которых объединены иподключены к выходу первого элементаИ, информационный выход первого регистра подключен к первым информационным входам первого и второго мультиплексоров, вторые информационные входы которых объединены и...

Номер патента: 1149275

Опубликовано: 07.04.1985

Авторы: Зорин, Каневский, Лозинский, Потехин

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, фурье

...работу предлагаемого устройства.Арифметическое устройство для быстрого преобразования Фурье содержит (фиг.1) два входных регистра 1 и 2 чисел, входной регистр 3 весово. го коэффициента, умножитель 4, регистры 5 и 6, сумматор 7, коммутатор 8 (слагаемых), выходные регистры 9-12 (результатов), выходной коммутатор 13 и блок 14 синхронизации. Последний содержит (фиг.2) генератор 15 тактовых импульсов, счетчик 16 тактов, дешифратор 17, узел 13 постоянной памяти и элемент ИЛИ 19.Таблица кодировки постоянного запоминающего устройства имеет следующий вид.Устройство выполняет базовую операцию алгоритма быстрого преобразования фурье по основанию 2:1;8+с дКе;В,С;-1 С, 1 а;1 8 -РеС 1 а 1 Сагде В;, ., - исходные отсчеты,А А, - преобразованные отсчеты;...

Номер патента: 1176326

Опубликовано: 30.08.1985

Авторы: Амербаев, Бородин, Копосов, Рец

МПК: G06F 7/72, H03M 7/00

Метки: арифметическое, классов, остаточных, системе

...за"прета, выход 24 результата устройства, выходы 25-28 дешифратора 8,35Арифметическое устройство в системе остаточных классов работает следующим образом.При выполнении арифметических операций на входы 11, 12 и 13 операндов40заносятся коды операндов в индексном представлении (ЫЙ а, пд В,1 пд с). На вход дешифратора 8 подается код с входа 10 кода операции.В соответствии с кодом операции уст 45ройство, выполняет арифметическую опе 2рацию /+аВ тс/ в индексном предРставлении, базовую операцию перевода непозиционного кода в позиционный (полиадический )код по алгоритму Танаки и операцию перевода позиционного кода в код системы остаточных классов.Дешифратор 8 имеет четыре выхода.Выход 25 (однобитовый ) соответствуетзнаку слагаемого, выход 26...

Номер патента: 1193661

Опубликовано: 23.11.1985

Авторы: Бабушкин, Братальский, Златников, Рябуха, Сыроватский

МПК: G06F 7/38

Метки: арифметическое

...5 и 11 выполняют сдвиг влево при нулевом значении входа направления сдвига и вправо при единичном.Арифметическое устройство работает следующим образом, 5 10 15 20 25 ф 30 35 40 45 50 55 Комплексные числа, над которыми выполняются операции сложения-вычитания, размещаются в блоке 1 местной памяти. Каждое комплексное число (например,.число А) хранится в одной ячейке памяти и представляется мантиссой вещественной части (ВеА), мантиссой мнимой части (1 шА) и порядком (ПА) общим для вещественной и мнимой частей числа.Под управлением счетчика 2 адресов операндов осуществляется выборка из блока 1 местной памяти первого А и второго В операндов и выдача их в блок 3 выравнивания. При этом порядки первого ПА и второго ПВ чи-, сел поступают...

Номер патента: 1200278

Опубликовано: 23.12.1985

Авторы: Сагдеев, Червяков, Швецов

МПК: G06F 7/38

Метки: арифметическое

...1, квадратор 2,сумматор-вычитатель 3, коммутатор 4,сдвиговый регистр 5, информационныевходы 6 и 7, выход 8, вход 9 пуска,вход 10 кода операции, распределитель11 импульсов, элемент ИЛИ 12, элементИ 13, элемент 14 задержки, элементИЛИ 15, элемент И 16 и 17, элементНЕ 18 и 19, элемент ИЛИ 20, триггер 21.Устройство работает следующимобразом,Арифметическое устройство выполняет операции сложения, вычитания иумножения при кодах на входе 10 ко 1да операции ,соответственно 0 1. "ОО" и " 1 1 " .При операции сложения сумматорывычи т атели 1 и 3 установлены в р ежим суммирования кодом входа 1 0 чере з элемент ИЛИ 2 0 и единичныйвход триггера 2 1 . Коммутатор 4 о б е спе чивае т передачу данных на выход спервого...

Номер патента: 1203511

Опубликовано: 07.01.1986

Авторы: Мельник, Цмоць

МПК: G06F 7/38

Метки: арифметическое, конвейерное

...частного соединен суправляющим входомсумматора-вычитателя,выходы (К+1) -д о и(К+2)-го разрядов ре -гистра делителя соединены соответственно с первым и вторым информационными входами второй группы коммутатора,2логического нуля) или извлечениеквадратного корня (потенциал логической единицы).При выполнении устройством опе рации деления коммутаторы 13 устанавливатся в положение, когда на ихвыходы поступает информация с входов;торой группы. Потенциал логическогонуля на установочных входах триггера 10 6 и регистров 9 разрешает записьинформации с их информационных входов.Делимое и делитель в дополнительном коде поступают в устрой 15 ство соответственно по первому 2 ивторому 3 информационным входам,Знак делимого и делителя поступаетна входы...

Номер патента: 1211750

Опубликовано: 15.02.1986

Авторы: Виноградов, Каневский, Краснощеков, Куц, Лозинский, Некрасов

МПК: G06F 17/14, G06F 7/49

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...ща (+;) дв 99,0 а а; (+1) 15Кей,ф , которые затем поступают. напервые входы сумматоров 9 и 10, на, дщ А (1+1) поступают на вход регистров 19 и 20 соответственно. Во вто,ром полутакте этого такта операндыЙе А (1) и Лсп А (1), записанные ранеев регистры 19 и 20, записываются врегистры 25.2 и 26.2 соответственно, на управляющем входе 34 код 1,В восьмом такте (состояниесчетчика импульсов 51 - "001000")выполняется прием Кеа ( +21,йе М"142Звал соответственно в регистры3, 4, 7 и 8, в умножителях 5 и 6вычисляются произведения Ке а; ( +2)" ф"Кеа",.Кеа (1+2) Лщ Э; во вто- фром полутакте операнды Ке А (1) и3 щЯ (1), присутствующие на входеблоков регистров 25 и 26, записыва. ются в регистры 25.4 и 26.4 соответственно, на управляющем входе...

Номер патента: 1223249

Опубликовано: 07.04.1986

Авторы: Алексеев, Златников, Михайлова

МПК: G06F 17/10

Метки: арифметическое, комплексных, чисел

...Код разности является управляющим сигналом для узла 14, знак разности является управляющим сигналом для коммутаторов 12 меньшего числа, большего числа 13 и большего порядка 11.Мантиссы частичных произведений ас и Ъй поступают на информационные входы коммутаторов 12 и 13, Мантисса меньшего числа пропускается через коммутатор 12 на узел 14, где выполняется сдвиг вправо на количество разрядов, соответствующее коду разности порядков, и поступает на вход сумматора-вычитателя 15. На другой вход сумматора-вычитателя 15 через коммутатор 13 большего числа поступает мантисса большего числа. На выходе сумматора-вычитателя 15 образуется промежуточная ненормализованная разность ас-ЪЙ, которая может быть в прямом или в дополнительном коде. В...

Номер патента: 1228114

Опубликовано: 30.04.1986

Авторы: Аксененко, Еремеев

МПК: G06F 17/10

Метки: арифметическое, быстрого, выполнения, преобразования, фурье

...на первой итерацииалгоритма для мнимых значений данных.При этом на сумматоре-вычитателе 45формируется результат 1 мУ = 1 мХ ++ 1 мХ 2соя 8 - ВеХ 2яп 9, на 461 мУ 2 = 1 мХ 1 - 1 мХ 2соя 9 + ВеХ 2 яп 9на 47 1 мУЗ = 1 мХЗ + 1 мХ 4.соя О- ВеХ 4 яж 9 , на 48 1 мУ 4 = 1 мХЗ -1 мХ 4 соя 9 + ВеХ 4 яхп О.Полученные результаты сдвигаютсяна один бит в сторону младших разрядов и через мультиплексоры 11, 12и 15, 16 записываются соответственнов регистры 19,20 и 23, 24. С помощьюэтих двух последних операций осуществляется переход от одной итерации алгоритма к следующей в текущейгруппе базовых операций, но толькодля мнимых частей данных,На пятом такте в умножителях 3336 выполняются те же операции, что ив такте 2, но только с другими фазовыми...

Номер патента: 1229754

Опубликовано: 07.05.1986

Авторы: Захарченко, Ланцов

МПК: G06F 7/38

Метки: арифметическое

...и сигнал 42, образуют последовательность, синхронную с одной из входных последовательностейданных. По этим сигналам задержанным соответствующим образом в мультиплексорах 31 и 32,осуществляется блокировка слагаемого, поступающего на вход сумматора с выхода мультиплексора 4, либо блокировка множителя, поступающего на вход умножителя с выхода мультиплексора 6. При этом на выходах блоков 5 и 16 элементов оказываются действующими соответственно арифметические коды нуля и единицы. С помощью сигналов модификации входов 45 и 46 обеспечивают достаточно большое разнообра - эие операции при фиксированной статической настройке. Формирование необходимых задержек выходных сигналов мультиплексоров 30 и 31 осуществляется с помощью соответственно...

Номер патента: 1231513

Опубликовано: 15.05.1986

Авторы: Каневский, Кравец, Куц, Лозинский, Некрасов

МПК: G06F 17/10

Метки: арифметическое, быстрого, преобразования, фурье

...х(1 + 6) . и Ув регистры 1.13"1.16 - произведенияКех( + 4) КеИ., ; 1 пи( + 4) 1 пИ,Кех(з. + 4)1 пЯ., ; 1 тпх(з. + 4) КеЫ. ;в регистр 3 - величина КеР(1 + 3),в регистр 4 - величина 1 шР(1 + 3), врегистр 6 - величина КеР(1 + 1), врегистр 7 - величина .1 пзР( + 1),в регистр 12 - величина 1 КеР(1) - 1 О- КеР(1 + 2)1, в регистр 17 - величина 11 пзР(з) - 1 пзР(д + 2) . Сумматоры 8 и 9 выполняют операцию сложения.В седьмомтакте в регистры 1.1- 151.8 принимаются операнды х( + 5) иИ, , в регистры 113-1.16 - произ+5,з фведения Кех(з. + 6) КеН;, .; 1 шх(1 ++ 3)з . Сумматоры 8 и 9 выполняют операцию вычитания, сумматор 1 О - сложение содержимого регистров 1 О и 12,сумматор 21 - сложение содержимогорегистров 15 и 17, В результате навыходе...

Номер патента: 1234846

Опубликовано: 30.05.1986

Авторы: Каневский, Куц, Некрасов, Чечь

МПК: G06F 17/10

Метки: арифметическое, быстрого, преобразования, фурье

...9-12,регистров 1-8, 17-20, 22,24, 25 и26 и сумматоров 13-16 аналогичнаописанной, поэтому при описании работы устройства в последующих тактахбудем упоминать только прием в регист 4ры действительных и мнимых частейпроизведений Р(т): КеР (1), ЕщР(т.),КеР (1+1), 1 щР (1+1) и т.д,1Во втором полутакте на сумматорах 13-16 вычисляются значения соотнетстненно КеР(т) Ке 1)т + О, Вех (1)кЕв 1)11+ 0; РеР т,з.+1) + Рех (1+2) кф, ,м,т 31 тпР (з.+) + ЕтчР (т.+3) . Результатытпроизведенных операций на сумматорах 13-16 записываются соответственно в регистры 17-20. На сумматоре 23производится Формирование разности21 тпР (1) - 1 ЕвР, (т) + Е пР (т+2),в регистр 27.4 записывается результат 1 вР(1) - 1 щР (т+2), н регистр26,3 записывается 1 тпР,(1) + ЕтпР...

Номер патента: 1236473

Опубликовано: 07.06.1986

Авторы: Евстигнеев, Евстигнеева, Кошарновский

МПК: G06F 7/72

Метки: арифметическое

...и вычитание иэ полученной величины значения основания позиционной системы счисления, суммированиезначений на информационных входах35 и 36 с единицей и вычитание изполученной величины значения основа"ния позиционной системы счисления,Ввиду малой величины оснований указанные узлы целесообразно выполнитьтабличного типа на основе ПЗУ,Схема 19 сравнения с константойформирует парафаэное значение переноса при условии, что входная величина больше или равна значению основания позиционной системы счисления,Схема 20 сравнения с константой формирует парафазное значение переносапри условии, что входная величинаравна значению основания позиционнойсистемы счисления, уменьшенному наединицу. Схемы 19 и 20 с константоймогут быть реализованы на основе...