Арифметическое устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 09) (11 э 1)5 606 Р 7 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ ИДЕТЕЛЬСТВУ АВТОРСКОМ ка,выходы п го элементов соединены со щим входом б сдвига треть(71) Институт кибернетикиим. В.1 ч.Глушкова и Институматериаловедения АН УССР(56) Авторское свидетельст9 928344, кл, С 06 Р 7/49,Авторское свидетельствоУ 1067498, кл. С 06 Р 7/49 рвого, второго и третьИПИ блока управлениятветственно с управляю ока элементов И, входом го регистра и со счетным обле м о СССР1 980,СССР1982.(54)(57) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО,содержашее первый сумматор, коммутатор, четыре регистра, блок информационной разгрузки, схему сравнения,счетчик, блок элементов И и блок управления, содержащий четыре распределителя импульсов,.два элемента задержки, восемь элементов ИЛИ, семь элементов И, счетчик, причем в устройстве первый выход первого регистра соединен с информационным входом блокаинформационной разгрузки, информационный и управляющий выходы которого соединены соответственно с первым информационным входом первого регистра и,с выходом конца работы устройства,вход операции умножения которого соединен с входом первого элемента задержки блока управления, выход прямого кода второго регистра соединенс первым информационным входом коммутатора, выход старшего разряда третьего регистра соединен с информационным входом блока элементов И, выход которого соединен с первым входомсхемы сравнения, второй вход которойсоединен с разрядным выходом счетчи" входом счетчика, причем в блоке управления выход первого элемента Исоединен с входом первого распределителя импульсов, первый выход которогосоединен с первым входом первого элемента ИЛИ, первый вход первого элемента И соединен с первым входом второго элемента И, выходы равенства инеравенства нулю счетчика соединенысоответственно с первыми входами третьего и четвертого элементов И, первый вход установки счетчика соединен с входом первого элемента задержки,выход второго элемента И соединен спервым входом четвертого элементаИПИ, о т л и ч а ю щ е е с я тем,1что с целью расширения функциональ-.ных возможностей за счет выполненияоперации деления, сложения, вычитания и умножения, оно содержит второйсумматор, преобразователь кодов, блокэлементов ИЛИ, блок управления содержит пятый распределитель импульсов,два триггера, элементы задержки стретьего по седьмой, восьмой элементИ, элементы ИЛИ с девятого по пятнадцатьй, причем в устройстве второй выход первого регистра и выход обратного кода второго регистра соединенысоответственно с вторым и третьим информационными входами коммутатора,выходы с первого по четвертый которого соединены соответственно с входами первого и второго слагаемых второго и первого сумматоров, выходы которых соединены с первым и вторым информационными входами блока элементов ИПИ, выход которого соединен с вторыминформационным входом первого регистра, разрядный выход и третий информационный вход которого соединен соответственно с информационным входом и выходом четвертого регистра, разрядный выход и информационный вход вто рого регистра соединены соответствен но с информационным вхоцом и выходом преобразователя кодов, разрядный выход третьего регистра соединен с четвертым информационным входом первогорегистра, информационный выход счет чика соединен с входом младшего разряда третьего регистра, управляющий вход блока информационной разгрузки, .вход разрешения выдачи четвертого регистра, вход разрешения приема, 20 первый и второй выходы разрешения выдачи первого регистра, первый и второй вправляющие входы коммутатора, входы разрешения приема и разрешения вьдачи преобразователя кодов, входы 25 разрешения сдвига, разрешения выдачи обратного кода, разрашения выдачи 30 прямого кода второго регистра, входы обнуления и разрешения выдачи счетчика, вход разрешения выдачи третьего регистра соединены соответственно свыходом второго элемента задержки,.первым выходом второго распределителяимпульсов, выходами пятого,-шестогои седьмого элементов ИПИ, выходами первого и второго триггеров, выходами восьмого, девятого, второго, десятого, одиннадцатого и четвертого элементов ИЛИ, выходом пятого элементаИ, входом третьего элемента задержки 40блока управления, второй вход первогоэлемента И, второй вход второго элемента И, первые входы шестого и пято.го элементов И, входы третьего, четвертого и пятого распределителей импульсов которого соединены соответственно с выходами неравенства и равенства схемы сравнения, прямым и инверсным выходами знака второго сумматора, входами операций вычитания, сложения и деления устройства, причем .вблоке управления выход первого элемента задержки соединен с вторь 1 м входом первого элемента ИПИ, выход которого через четвертый элемент задержкисоединен с первым входом первого эле 55мента И, вьгход которого соединен спервыми входами седьмого и одиннадца"того элементов ИПИ, второй выход первого распределителя импульсов соединен с первыми входами третьего и пятого элементов ИПИ, вьход второгоэлемента И соединен через пятый элемент задержки с вторыми входами третьего и четвертого элементов И, выходы которых соединены соответственнос первым входом шестого элемента ИПИи с третьим входом первого элементаИЛИ, выход второго элемента И соединен с первыми входами второго элемента ИЛИ и двенадцатого элемента ИЛИ,выход которого соединен со счетнымвходом счетчика, выходы равенства инеравенства нулю которого соединенысоответственно с первыми входамиседьмого и восьмого элементов И, вторые входы которых соединены с вторымвыходом второго распределителя импульсов, вход которого соединен с вторыми входами двенадцатого элемента ИЛИ,второго и четвертого элементов ИПИ,выход седьмого элемента И через третий элемент задержки соединен с вторым входом шестого элемента ИПИ, выход восьмого элемента И соединен спервым входом тринадцатого элементаИЛИ, выход которого через шестой элемент задержки соединен с вторыми входами пятого и шестого элементов И,выходы которых соединены соответственно с входами второго распределителя импульсов и седьмого элементазадержки, выход и вход которого соединены соответственно с вторыми входами тринадцатого и третьего элементов ИПИ, выход первого элемента задержки соединен с третьим входом четвертого элемента ИЛИ и с первым входом четырнадцатого элемента ИПИ, выход которого соединен с единичнымвходом первого триггера, нулевой входкоторого соединен с нулевым входомвторого триггера, с входом второгоэлемента задержки и с выходом шестого элемента ИЛИ, вход третьего распределителя импульсов соединен с вторым входом одиннадцатого и первымвходом восьмого элементов ИЛИ, первымвходом пятнадцатого элемента ИЛИ, выход которого соединен с единичнымвходом второго триггера, первый,второй, третий и четвертый выходытретьего распределителя импульсовсоединены соответственно с первымивходами девятого, десятого, вторымвходом пятого и третьим входом шестого элементов ИЛИ, первый вход десято55505 го элемента ИЛИ соединен с вторым входом седьмого элемента ИПИ, третий вход которого соединен с третьим входом одиннадцатого элемента ИПИ с втоь 5 рым входом четырнадцатого элемента ИПИ, с входом четвертого распределителя импульсов, первый и второй выходы которого соединены соответственно с третьим входом пятого и четвер О тым входом шестого элементов ИПИ, четвертый вход четвертого элемента ИПИ соединен с вторым входом пятнадцатого элемента ИЛИ, вторым установочным входом счетчика и входом пятого рас- .15 пределителя импульсов, первый, второй и третий выходы которого соединены соответственно с вторыми входами восьмого и девятого элементов ИЛИ, третьим входом тринадцатого элемента ИЛИ, 20 выход которого соединен с четвертым входом седьмого и вторым входом десятого элементов ИЛИ, второй вход восьмого элемента ИПИ соединен с четвертым входом одиннадцатого элемента ИЛИ, 25 второй вход пятого элемента И соеди 10нен с четвертым входом пятого элемента ИПИ.2, Устройство по п, 1, о т л и -ч а ю щ е е с я тем, что преобразователь кодов содержит два регистра,группу узлов деления на константу,сумматор, причем выходы разрядов первого регистра соединены с входами соответствующих узлов деления на константу группы, выходы остатков которых соединены с первыми входами соответствующих разрядов сумматора, выходы частных узлов деления на констан"ту группы соединены со сдвигом наодин разряд влево с вторыми входамиразрядов сумматора, выход которогосоединен с информационным входом второго регистра, выход которого, информационный вход первого регистра, входразрешения приема первого регистра ивход разрешения выдачи второго регистра соединены соответственно с выходом, информационным входом, входами,разрешения приема и разрешения выдачи преобразователя кодов,ЬИзобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин с фиксированной запятой, работающих в позиционных избыточных (г,1) -системах счисления. Целью изобретения является расширение функциональных возможностей за счет выполнения операций деления, сло жения, вычитания и умножения.На фиг. 1 приведена структурная схема арифметического устройства; на фиг, 2 - структурная схема преобразователя кодов; на фиг. 3 - структурная 45 схема блока управления.Арифметическое устройство содержит блок 1 управления, блок 2 информапионной разгрузки, регистры 3-5, преобра-, зователь 6 кодов, регистр 7, коммутатор 8, выходы 9-26 и входы 27-34 блока 1 управления, сумматоры 35 и 36, блок 37 элементов ИПИ, выход 38 регистра 3, выходы 39 и 40 обратного и55 прямого кодов регистра 7, выходы 41- 44 коммутатора 8, выход 45 конца работы устройства, счетчик 46, схему 47 сравнения и блок 48 элементов И. Преобразователь 6 кодов (фиг. 2)включает регистры 49 и 50, группу узлов 51 деления на константу и сумматор 52.Блок 1 управления (фиг, 3) содержит распределители 53-57 импульсов,элементы 58-64 задержки, элементы И65-72, элементы ИПИ 73-75 триггеры76 и 77, счетчик 78 и элементы ИПИ79-90. Регистры 3, 4 и 7 имеют 2 пЕ-ичных информационных разрядов иодин г-ичный знаковый разряд.Регистр 5 содержит п информаиионных 1.-ичных разрядов и один г-ичныйзнаковый разряд.Счетчик 46 включает 11 о 8 К двоичныхразрядов.Сумматор 36 работает в позиционной г-ичной системе счисления, а сумматор 35 - в позиционной избыточной(г,1) -системе счисления.Сумматор 36 содержит один знаковыйи 2 п информационных г-ичных разрядов,а сумматор 35 - 2 п информационных1 с-ичных разрядов,Регистр 49, группа узлов 51 деления на константу и сумматор 52 в позиционной г-ичнои системе сложения,регистр 50 преобразователя 6 кодовимеют соответственно 2 и и 2 и+1 разрядов.Блок 2 информационной разгрузкиидентичен прототипу,Коммутатор 8 выполняет следующиепередачи,При выполнении операций сложения,и умножения операнды в прямом кодепоступают с выходов 38 и 40 на коммутатор 8, Разрешающий сигнал )на коммутатор 8 поступает с выхода,14 блока1 управления. Коды операндов проходятчерез коммутатор 8 и по выходам 43 и,44 соответственно поступают на входы,сумматора 35.При выполнении операций вычитанияи деления уменьшаемое (делимое 1 впрямом коде поступает с выхода 38на коммутатор 8. Вычитываемое (делитель) в обратном коде поступает с вы:хода 39 .на коммутатор 8. Разрешающийсигнал на коммутатор 8 поступает с вы;хода 15 блока 1 управления. Коды операндов проходят через коммутатор 8 и 5с выходов 41 и 42 подаются на сумматор 36.Арифметическое устройство выполняет операции сложения, вычитания, умножения и деления. Процесс выполнения 30всех операций над числами, представленными в позиционной избыточнойч.к.) системе счисления, в общемслучае состоит из собственно названных операций и коррекции результата,связанной с выполнением операции инФормационной разгрузки,Перед началом выполнения операциисложения операнды находятся в регистрах 3 и 4,40Блок 1 управления выдает сигналы,поступающие по выходам 13 и 20 на управляющие входы выдачи кодов регистров 3 и 4 соответственно, Прямые коды этих регистров по выходам 38 и 40поступают на коммутатор 8, на входуправления которого поступает сигналс выхода 14. Операнды поступают насумматор 35, далее результат проходитчерез блок 37 элементов ИЛИ и под50действием управляющего импульса, приходящего из блока 1 управления по выходу 11, осуществляется прием кодарезультата в регистр 3. На этом выполнение собственно операции сложениязаканчивается.Перед началом выполнения операциивычитания уменьшаемое находится в ре"гистре 3, а вычитаемое - в регистре 4. Особенностью выполнения собственно операции вычитания является преобразование перед началом операции кода, вычитаемого из позиционной избыточной (г,М) -системы счисления в позиционную г-ичную систему счисления, и затем выполнение вычитания.Преобразование выполняется следующим образом,.Под действием управляющего импульса, приходящего из блока 1 управления по выходу 20 на регистр 4, код вычитаемого передается в преобразователь 6 кодов. Прием кода в преобразователь 6 происходит под действием управляющего импульса, поступающего по выходу 16 из блока 1 управления. После преобразования кода код вычитаемого, представленный в позиционной г-ичнойсистеме счисления, передается обратнов регистр 4. Вычитание выполняетсяследующим образом, Из блока 1 управления по выходам 13 и 1 9 на регистры3 и 4 соответственно приходят управляющие сигналы. Под действием этихсигналов содержимое регистра 3 подается в прямом коде на коммутатор 8 по1выходу 38, а содержимое регистра 4в обратном коде по выходу 39 Лосту-.пает управляющий сигнал с выхода 15,и операнды поступают с коммутатора 8на сумматор 36, далее результат черезблок 37 элементов ИПИ поступает поддействием сигнала с выхода 11 в регистр 3,Результат операции вычитания представлен в позиционной г-ичной системе счисления.Перед началом выполнения операцииумножения множитель находится в регистре 5, а множимое - в регистре 4.1Собственно операция умножения выполняется за и циклов. В каждом очередном цикле множимое умножается на соответствующий -й (д = 1, 2, и) разряд множителя Пикл реализуется за 1+1 тактов, где 1 - цифра разряда множителя с номером д.Перед началом выполнения счетчик 46 обнулен.В первом такте цикла из блока 1 управления по выходу 23 на блок 48 элементов И поступает управляющий сигнал. Под действием этого сигнала происходит сравнение цифры старшего разряда регистра 5 со значением счетчика 46. Значение цифры старшего разря 1550510да регистра 5 через блок 48. поступает на первый вход схемы 47 сравнения. На второй вход схемы 47 сравнения поступает значение счетчика 46Если значение цифры старшего разряда не равно нулю, то с первого выхода схемы 47 сравнения по выходу 27 поступает сигнал в блок 1 управления. Под действием этого сигнала блок 1 управления выдает сигнал, поступающий на управ-. ляющие входы выдачи кодов регистров 3 и 4. Прямые коды поступают на коммутатор 8, далее суммируются и через блок 37 элементов ИПИ заносятся в ре гистр 3. Одновременно по выходу 22 блока 1 управления поступает сигнал на информационный вход счетчика 46 тактовЗначение счетчика тактов увеличивается на единицу, Второй такт цикла снова начинается с поступления управляющего сигнала на блок 48 по выходу 23. Происходит сравнение цифры старшего разряда регистра 5 с значением счетчика 46, равным единице. 25Если значение цифры старшего разряда регистра 5 не равно единице, то выполняется третий такт цикла выполнения собственно операции умножения и так далее, 30Перед началом выполнения 1+1 -го такте в счетчике. тактов находится число 1. Происходит сравнение цифры старшего разряда регистра 5 со значением счетчика 46. В этом случае с вто 35 рого выхода схемы 47 сравнения по выходу 28 в блок 1 управления поступает сигнал. Под действием этого сигнала в блоке 1 управления вырабатываются сигналы, поступающие по выходам 40 21 и 25 соответственно на управляющий вход счетчика 46 и вход управления сдвигом регистра 5. Содержимое. счетчика 46 становится равным нулю, а содержимое регистра 5 сдвигается на один разряд влево. Сигналом на выходе 8 производится также сдвиг вправо на один разряд содержимого регист- . ра 4-,После выполнения и циклов результат собственно операции умножения двух чисел, представленный в позиционной избыточной (г,Е)-системе счисления, находится в регистре 3.Перед началом выполнения операции деления делимое находится в регистре 3, а делитель - в регистре 4.:Операции деления предшествует операция преобразования кода делителя из позиционной (г,1 с)-системы счисления в позиционную г-ичную систему счисления, выполняемая описанным вьппе способом.Собственно операция деления выпол- няется за и+1 циклов, В каждом цикле вычисляется одна цифра частного результат), Количество тактов в каждом цикле - переменное и зависит от значения определяемой цифры результата. Первый такт каждого цикла начинается с вычитания из содержимого регистра 3 содержимого регистра.4. Вычитание происходит описанным вьппе способом. Одновременно содержимое регистра 3 поступает в регистр 7. После выполнения вычитания его результат поступает в регистр 3.При делении чисел во избежание переполнения берут делимое меньше, чем делитель. В соответствии с этим результат выполнения операции вычитания в первом цикле - отрицательный и с выхода сумматора 36 на вход 30 поступает на блок 1 управления управляющий сигнал, определяющий отрицательный знак результата. Под действием. этого сигнала блок 1 управления выдает управляющий сигнал, поступающий по выходу 24 на счетчик 46, происходит перепись содержимого счетчика 46 в младший разряд регистра 5. Далее под действием управляющего импульса, приходящего с выхода 25 блока 1 управления, происходит сдвиг содержимого регистра 5 на один разряд влево, а под действием управляющего импульса, приходящего с выхода 21 блока 1, счетчик 46 устанавливается в нулевое состояние. В первом цикле происходит форми,рование целой части результата, равной нуло, Далее управляющий сигнал из блока 1 управления с выхода 10 поступает на регистр 7, а с выхода 18 на регистр 4.Содержимое регистра 7 переписывается в регистр 3, а содержимое регистра 4 сдвигается на один разряд вправо.На этом выполнение первого .цикла собственно операции деления заканчивается. При выполнении тактов циклов с номерами 2п+1 результат выполнения операции вычитания иэ делимого (частичного остатка) делителя может оказаться как положительньк, так и отрицательным.Если при очередном такте д-го цик ла результат выполнения операции вычитания положительный, то с выхода сумматора 36 на вход 29 блока 1 управления поступает сигнап, определящий положительный знак результата. С выхода 22 блока 1 управления на информационный вход счетчика 46 посту 1 ает. сигнал. Под действием этого сигнала происходит увеличение значения счетчика 46 на единицу, Таким обра О,зом, после выполнения -го цикла "значение счетчика 46 равно 1, где 1 оличество вычитаний из делимого делителя до получения первого отрицательного результатаПод действием управляющего сигнала, поступающего из блока 1 управления по выходу 24, происходит занесение содержимого счетчика 46 в младших разряд регистра 5. Таким образом формируется цифра ре- р ,зуль Фата .В устройстве реализован алгоритм выполнения деления беэ восстановления остатка. Поэтому при выполнении опе,раций окончания 1-го цикла собствен ;но операции деления содержимое регистра 7 переписывается в регистр 3. Полученное положительное число образует частичный остаток, используемый на следующем 1+1 -м цикле собственно 30 операции деления.После выполнения и+1 циклов результат собственно операции деления, представленный в позиционной г-ичной системе счисления, находится. в регистре 5 Под действием управляющего импульса, приходящего с выхода 26 блока 1 управления, результат переписывается в регистр 3.Результаты выполнения собственно 40 всех операций умножения, деления, сложения и вычитания находятся в регистре 3. Под действием сигнала, приходящего на регистр 3 с выхода 12 блока 1 управления, код регистра 3 передается в блок 2 информационной разгрузки. Под действием управляюшего ,сигнала, приходящего с выхода 9, в блоке 2 информационной разгрузки происходит коррекция кода собственно выполнения всех операций.В блоке 2 информационной разгрузки код результата собственно всех операций анализируется с целью установления соответствия формы представления результата и формы представления чисел с фиксированной запятой в позиционнойизбыточной (г,1 с)-системе очисления. Если соответствие устанавливается, операция информационной разгрузки над результатом собственно операции не выполняется. Код результата, пред,ставленный в позиционной избыточной (г,М)-системе счисления, находится в регистре 3. Сигнал соответствий иэ блока,2 поступает на выход 45 и свидетельствует о завершении операций.Если же соответствие не устанавливается, то в блоке 2 информационной разгрузки над результатом выполнения собственно операций осуществляется операция информационной разгрузки.до тех пор, пока результат не станет соответствовать форме представления чисел с фиксированной запятой. Скорректированный результат с блока 2 информационной разгрузки поступает в регистр 3. Одновременно с блока 2 сигнал окончания работы поступает на выход 45.Преобразователь 6 кодов, осуществляющий преобразование кода из позиционной избыточной (г,1)-системы счисления в позиционную г-ичную систему счисления, работает следующим образом..Под действием управляющего. сигнала, приходящего с выхода 16 блока 1 управления, осуществляется прием кода из регистра 4 в регистр 49.Значения разрядов с регистра 49поступают на соответствующие узлы 51 деления на константу, с выхода которых значения частных и остатков поступают на сумматор 52, где осуществляется суммирование остатков от деления с частными от деления, сдвинутыми на один разряд влево. Результат суммирования передается в регистр 50. Под действием управляющего импульса, поступающего с выхода 17 блока 1 управления, сосуществляется перепись кода из регистра 50 в регистр 4.Блок 1 управления при выполнении операций работает следующим образом,При сложении сигнал поступает на вход 33 блока 1 управления и с него на вход распределителя 56 импульсов, задающего необходимую тактовую последовательность. Далее сигнал с входа33 устанавливает. через элемент ИЛИ 89 в единицу триггер 76, кроме того, через элементы ИПИ 82 и 86 формируются импульсы на выходах 13 и 20. Сигналы с первого и второго выходов распределителя 56 импульсов формируют последовательно через элементы ИЛИ 80 и 81 импульсы на выходах 11 и 12, после чего выполняется процедура завершения работы, одинаковая для всех операций. Сигнал с выхода элемента ИПИ 81 поступает на нулевые входы триггеров 76 и 77 и обнуляет их, через время задержки элемента 59 на выходе 9 появляет ся сигнал, запускающий блок 2 информационной разгрузки.При выполнении вычитания сигнал с входа 32 поступает на распределитель 55 импульсов, а также через элемент ИПИ 90 устанавливает в единичное состояние триггер 77. Кроме того, через элементы ИЛИ 83 и 86 формируются сигналы на выходах 16 и 20. С первого, второго, третьего и четвертого выхо дов распределителя 55 импульсов формируются через элементы ИПИ 84, 82, 85, 80 и 81, сигналы на выходах 17, 13, 19, 11 и 12, управляющие выполнением вычитания. Окончание операции 25 вычитания выполняется аналогично операции слежения.При выполнении умножения сигнал с входа 31 поступает на элемент 58 задержки, а также устанавливает через 30 элемент ИЛИ 89 в единичное состояние триггер 76 и поступает через элемент ИЛИ 79 на выход 21, устанавливает счетчик 78 в состояние "и". Затем сигнал проходит через элемент ИЛИ 73 на выход 23. Если присутствует сигнал на входе 27, то с выхода элемента И 65 через элементы ИПИ 82 и 86 формируются сигналы на выходах 13 и 20. Далее сигнал проходит через распреде литель 53 импульсов и с второго. выхода через элементы ИПИ 80 и 75 формирует сигналы на выходах 11 и 22. Затем.с первого выхода распределителя 53 импульсов сигнал поступает на эле мент ИЛИ 73 и вызывает формирование управляющей последовательности следующего такта. Если приходит сигнал по входу 28, то с выхода элемента И 66 поступает сигнал через элементы ИЛИ 50 79 и 87 на выход 21 и на вход счетчика 78, уменьшая его содержание на единицу. Затем через элемент 62 задержки сигнал поступает на элемент И67 и 68, Если счетчик 78 не в нулевом состоянии, то сигнал проходит через элемент И 68 и поступает на входэлемента И 78, вызывая формированиеуправляющей последовательности следующего цикла. При нулевом состояниисчетчика 78 сигнал через элемент И 67поступает на вход элемента ИПИ 81,Далее выполняется описанная выше процедура завершения операции.При выполнении операции делениясигнал с входа 34 поступает на распределитель 57 импульсов, кроме того,через элемент ИЛИ 90 устанавливаеттриггер 77, устанавливает в состояние"и+1" счетчик 78 и через элемент ИПИ79 проходит на выход 21, С первоговыхода распределителя 57 импульсовсигнал через элементы ИЛИ 86 и 83формирует сигналы на выходах 20 и 1 6,а с второго и третьего выходов черезэлементы ИПИ 84 и 88 - сигнал на выходе 17 и на выходах 13 и 1 9. Затемсигнал проходит через элемент 63 задержкии Формирует через элемент ИПИ80 сигнал на выходе 11. Если поступает сигнал по входу 29, то сигнал свыхода элемента И 70 проходит черезэлемент 64 задержки на вход элементаИЛИ 88 и вызывает Формирование управляющей последовательности следующего такта.Если приходит сигнал по входу 30,то с выхода элемента И 69 поступаетсигнал на выход 24. Далее сигнал поступает на вход распределителя 54 вк-пульсов и формирует с его первого выхода сигнал на выходе 1 О, Кроме того,через элемент ИЛИ 87 происходит умень шение на единицу значения счетчика 78.Если значение счетчика не равнонулю, то сигнал проходит через элемент И 72 на вход элемента ИПИ 88,вызывая формирование управляющей последовательности следующего цикла.При нулевом значении счетчика 78 сигнал проходит через элемент И 71 навыход 26 и далее через элемент 60 задержки на вход элемента ИЛИ 81. Далеевыполняется описанная выше процедураокончания операции, 3 5505105 З, 5 Зг уа От 5 юг атбб пт 55 Пт 561 ПтбЭ Ол 767 атвв атба уг 6 З Пт 55 ю ВУ Пт 56 сат 65Опубт77 65 ат 5 у, ВЗОтб От 55,гв бб атбу, ВфуОт 5 а 55,Д Отбг 67 ОВВ В 5 79От 65ОтуВ, эг гобв ЭЗ Вбпт 9 О 15 ат 57,От Вl 77 ЗО атвбОIРбЗ 69 От 69 В 7ву 79 ОтОтб7 В От 7 О От 5 уОт ув гб атввОтбйу 77 ЗЗ 69 7,5 ОтбвОт Ву 76 Составитель А. К ор А.Огар рректор М.Кучеряв.Моргента е Заказ 1525 Тираж 564ВНИИПИ Государственного комитета по и11 Д 035, Москва, Ж,Подписное и ГКНТ СС бретениям и открытия аушская наб., д. 4/5 Гагарина, 101 роизводственно-издательский комбинат "Патент", г, Ужгород, у