Патенты с меткой «процессора»

Номер патента: 470808

Опубликовано: 15.05.1975

Авторы: Алексеев, Ярусов

МПК: G06F 17/14, G06F 19/00

Метки: быстрого, индексное, преобразования, процессора, фурье

...кода 1 поступает в счетчик адресов 2, в результате чего число в нем увеличивается на 2 - =8, Поскольку длина массива п=16 преобразуемых чисел и число итераций =4 связаны соотношением п=2, то увеличение числа в счетчике адресов 2 на 2-=8 будет соответствовать увеличению на половину длины массива и/2=8.При подаче тактовых импульсов на вход 6 числа в счетчиках адресови 2 оперативного ЗУ будут синхронно возрастать с постоянным сдвигом на и/2=8. В каждом такте адресный переключатель 5 выдает числа на выход адресного устройства поочередно из первого и из второго счетчика,Тактовые импульсы со,входа 6 поступают также в блок 3 логического управления, работающий по принципу управляемой кольце. вой пересчетной схемы. При первой итерации режим...

Номер патента: 473217

Опубликовано: 05.06.1975

Авторы: Мягкий, Немшилов, Сулин

МПК: G11C 15/00

Метки: ассоциативного, матрица, памяти, параллельного, процессора

Номер патента: 495659

Опубликовано: 15.12.1975

Авторы: Бочин, Карцев, Либуркин, Мельник, Миллер

МПК: G06F 3/04

Метки: ввода-вывода, процессора, связи, устройствами

...1 по ш:цдм 3 поступдот ця Вхол регистрд запросов 12, связанного шинами 15 со схемой анализа приоритетов 14. При наличии команлы упрдвлеиия, инлицируемой регистром разрешения реализации запроса 55 который Возбужлаетгя сцгцдлами, поступяощими по шинам 56 с дсшифратора алресд 171, и отсутствии сигналов маски запроса в регистре маски запросов 52 1 сигналы с которых по шинам 57 ц 54 поступают ця схему анализа приоритетов 141 послелняя Вылеляет сигнал, соответствуощий старшему запросу, который по шинам 59 поступает ца шифратор алресд 58. С выхоля шифратора 58 длкОхандып 1 здВления по ши-:дм 0 чере; схему объелинсцця длресцых и информдционых шин 26, поступает В память устройст;зд. Олцовремснно с этим производится Возбуж:шццс Вхолной сымы...

Номер патента: 506858

Опубликовано: 15.03.1976

Авторы: Качанов, Келембет, Киселев, Мараховский, Тоценко, Шишонок

МПК: G06F 11/00

Метки: обнаружения, ошибок, процессора, регистрах

...2, 4, 6, 8, 10, 12 поступают запрещающие,потенциалы (сигнал О)на входы регистров через соответспвующиеэлементы ИЛИ 21 - 26 .поступает основнаяииформация. При поступлении на потенциальные входы элементов И 1, 3, 5, 7, 9, 11 запрещающего аотенциала (сигнала О), авходы елементов И 2, 4, б, 8, 10, 12 разрешающего потенциала (сигналы 1) на входы регистров через элементы ИЛИ 21 - 26поступает контрольная последовательность.Единичные выходы триггеров последних разрядов соединены со входами элементов И13, 15, а нулевые выходы триггеров соединены со входами элементов И 14, 16, Выходыэлементов И 13, 15 соединены со входамиэлементов И 17, 18 и входами злементаИЛИ 45. Выходы элементов И 14, 16 соединены со входами элементов И 17, 18 ивходами...

Номер патента: 525939

Опубликовано: 25.08.1976

Авторы: Иванов, Моргунов, Смирнов

МПК: G06F 3/00

Метки: каналами, обмена, процессора, связи, сопряжения

...чтения ССА центральный опок 1 уп.равлеция осушествпяет считывание из;ЗУбьайта данных, который череэ коммутатор 7 30записывается в регистр 6 данных, Адрес байта данных определяется формирователем14 адреса оперативной памяти в соответствии с адресом абонента, иоступаюшим навход формирователя 14 и стари ими разрядами счетчика 12 данных, поступаюших свыхода последнего ца вход формирователя14 адреса оперативной памяти,При вводе йо сигналу, поступаюшемус выхода центрального блока 1 управления 2 пца вход блока Я управления поразряднымобменом, производится запись информационного разряда иэ блока 2 связи с каналамичерез блок Я управленияпоразрядным обменом в соответствующий разряд регистра 6 25данных. Номер разряда рег.".стра данныхопределяется...

Номер патента: 526880

Опубликовано: 30.08.1976

Авторы: Андросенко, Баран, Динович, Кобозев, Кобозева, Маргулян, Михайлишин, Морозов, Сердюк

МПК: G06F 3/04

Метки: вывода, данных, процессора

...11, осуществляющий прием, обработку и передачи информации, поступающей по каналам связи.Сообщения, поступающие по каналам связи на различных скоростях со множества терминальных пультов в процессор сбора, обработки и передачи данных, обрабатываются нрограммами процессора. В случае, если процессор осуществляет вывод в канал, программы вывода формируют в оперативной памяти процессора канальный массив вывода. 5 10 15 20 25 30 35 40 45 50 г - 60 65 Каждому такому каналу соответствуют в фиксированной области оперативной памяти процессора управляющие слова вывода канала, в которые программы вывода заносят начальный и конечный адреса массива вывода, кроме того, предусматривается поле для текущего адреса выдачи, а также отведены...

Номер патента: 680005

Опубликовано: 15.08.1979

Авторы: Балагула, Букшин, Каневский, Мендерская, Сорокин

МПК: G06K 15/18

Метки: индикации, микропрограммного, процессора

...11, блоком 6 постоянной памяти и со счетным входом счетчика 2 адреса, выходы вычислителя 11 соединены с блоком 1 оперативной памяти, со счетным входом счетчика 7 адреса и с управляющим входом вентиля 4.Перед выборкой из блока 1 оперативной памяти кодов индицируемых симвблон в счетчик 2 ацреса и н счетчик 3 страниц из сумматора 5 поступают коды, которые устанавливают начальный адрес зоны индикации в блоке 1 оперативной памяти. По команде Индикация сигналы из вычислителя 11 открывают вентиль 4 и запускают блок 1 оперативной памяти. Из блока 1 оперативной памяти код первого индицирувмого символа поступает в счетчик 7 адреса и н счетчик 8 страниц, устанавливая в блоке б постоянной памяти начальный адрес последовательности кодов,...

Номер патента: 693362

Опубликовано: 25.10.1979

Авторы: Дерновой, Дынин, Егоров, Ильин, Либуркин, Пусенков, Хмелевский, Чирков

МПК: G06F 3/04

Метки: ввода, вывода, процессора, сопряжения, устройствами

...12 чтения и управляемыйсчетчик 13 магггинвгх тактов первьгй14, второй 15 и третий 16 входы устройства, адресный 17 и информационный18 выходы устройства и группу 19входов и выходов устройства для подключения устройства ввода-вывода.Устройство работает следующим образом,В блок 1 по входу 14 поступает инструкция - "прием управляющего словаиз процессора с кодом номера устройства ввода-вывода (ВУ). С выхода бг 1 ока 1 сигнал приема управляющего слова поступает в регистр 2, а сигнал,представляющий собой дещифрованныйномер ВУ - в регистр 9 гоответствующего подканала 8. По сигналам блока 1управляющее слово для одного подканала поступает через вход 15 в регистр 2,а затем в регистр 9 соответствующегоподкана па,Во время передачи...

Номер патента: 696465

Опубликовано: 05.11.1979

Авторы: Гущенсков, Запольский, Пыхтин, Самарский, Шкляр

МПК: G06F 11/14

Метки: восстановления, процессора, работы

...соответственноэтапу выполнения микрокоманды, в которой они возникли, Сигналы типов поступают на временное хранение в регистр шествующее сбойной микрокоманде, сбрасывает узел 8, регистр 10, триггеры12 и 13 сигналом с седьмого выхода,блока 2, после чего осуществляет. вози 55 рат к сбойной микрокоманде, Таким образом уменьшаются потери времени на 9. По установленному разряду регистра 10 9 элемент 14 вырабатывает запрос намикропрограммное прерывание, поступающий в узел 7 и на входы триггеров 11и 12. В результате прерывания управление передается микропрограмме повтора, 15 поите чего регистр 9 сбрасывается сигналом иэ узле 7. До выхода на прерывание устанавливается триггер 11, который запрещает любое изменение состояния устройства. Устройство...

Номер патента: 750489

Опубликовано: 23.07.1980

Авторы: Аноприенко, Белалов, Лихтер, Мельниченко, Харитонов

МПК: G06F 13/00

Метки: оперативной, памятью, процессора, связи

...может потребоваться запись от одного до восьми байтов. Номера байтов, информация которых будет записана в ОП, задаются единичными значениями соответствующих разрядов маски. Восьмиразрядный код маски формируется блоком 1 и пересылается в ОП через второй выход двумя порциями по четыре разряда одновременно с информационными словами, подлежащими записи. Код маски формируется в зависимости от микрооперации записи, младших разрядов адреса, определяющих адрес байта в границах двойного слова, и дополнительного кода, который при записи переменного числа байтов указывает адрес (номер) последнего записываемого байта. Этот код формируется в устройстве управления ЭЦВМ на счетчике последнего байта при командах, которые обрабатывают операнды...

Номер патента: 763882

Опубликовано: 15.09.1980

Авторы: Гафаров, Дудкин

МПК: G06F 3/04

Метки: каналами, процессора, связи, сопряжения

...поступающей из канала снязи в регистр 8,байтов определенного Формата (5, б,7, 8 разрядов), Данная "1" оказывается, таким образом, записанной перед информационной последовательностью, накапливаемой в регистре 8, исдвигается в каждом промежуточномцикле вместе с ней. Когда "1" достигает старшего (8-го) разряда регистра, это означает, что байт накоплен. Данная константа формируетсяв буферном. регистре 10 сигналами издешифратора б, определяющего положение "1" в константе.На этом выполнение данного промежуточного цикла заканчивается авместе с ним и выполнение первогоэтапа фазирования.Если произошло нарушение в работеодного из счетчиков, то по сигналудешифратора 16 в блок 1 прекращаетсявыполнение данного промежуточногоцикла и производится...

Номер патента: 765808

Опубликовано: 23.09.1980

Авторы: Александрова, Королев, Осипов, Федоров

МПК: G06F 11/10, G06F 7/38

Метки: арифметико-логическое, процессора, связного

...Триггеры 13,14 и 15являются программно доступными,Устройство работает следующим образом. В первом такте происходитприем. входных операндов на регистры операндов 1 и 2 по шинам 25 и26. В случае обнаружения ошибки п 1 Ф- бОема блоК 7 выдает сигнал ошибки 29н устройство обработки прерыванийпроцессора. Этот контролв.-. производится для всех операций, выполняемых устройством, и входные операнды/ контролируются по постоянной "внутренней" четности процессора, отличающейся от четности на линии,где возможны различные типы четности. Вовтором такте над входными операндами одновременно выполняются ариФметические илогические действия ив зависимости от сигналов, поступающих по шинам 18, 22, 28, местноеустройство управления 10,...

Номер патента: 809189

Опубликовано: 28.02.1981

Авторы: Нестеренко, Новиков, Супрун

МПК: G06F 15/00

Метки: операционное, процессора

...этого кода с выхода селектора 3 первого операндана первый вход блока 6 формирования микроприказов регистров. На втором управляющем входе 8 вырабатывается код, обеспечивающий подачу содержимого 1-го регистра 26 через селектор 4 второго операнда на вход второго операнда арифметнко-логического блока 1 и подачу знакового разряда этого кода на второй вход блока 6 формирования микроприказов регистров. На третий,.четвертый и пятый входы 10 - 12 устройства подаются сигналы, поэтому для суммирования в а риф мети ко-логическом блоке 1 подается первый операнд (содержимое регистра 26;) прямым кодом, а вместо второго операнда (содержимое регистра 26) подаются единицы во всех разрядах, На седьмом управляющем входе 9 вырабатывается код,...

Номер патента: 857999

Опубликовано: 23.08.1981

Авторы: Безруков, Запольский, Шкляр

МПК: H03M 13/51

Метки: восстановления, после, процессора, сбоя

...для считывания микрокоманды из памят: микропрограмм 15 в регистр микрокоманд 16 (фиг. 2), н содержит р - гистр адреса, формирователь адреса и два элемента И.Блок 2 обработки данных предназначен для обработки инФормации под управлением блока 1. В состав б.ока 2 входит память, в которой хранится обрабатываемая информация и промежуточные результаты, узел арифметическо-логических операций, который осуществляет необходимые действия по обработке информации.Блок 4 контроля предназначен для контроля правильности функционирования блока 2 обработки данных,с блока 1 и блока б и выработки суммарного сигнала ошибки. Блок 4 контроля состоит из элементов сложения по модулю два, элемента ИЛИ и регистра ошибок.Регистр 13 управления выходньщнапряжением...

Номер патента: 877550

Опубликовано: 30.10.1981

Авторы: Коханов, Попова, Шульгин, Щербаков

МПК: G06F 11/22

Метки: контролируемого, основной, памятью, процессора, сопряжения

...условия при35 ема и хранения адреса в,буферном регистре 8 адреса. Адрес в регистр 8 помещается только при обращении в ОП процессора, так как канал сам обрабатывает свои сбои в считанной йз ОП информации и адрес сбойной ячейки ему не нужен. Адрес от процессора помещается в регистре 8 только при обращении на чтение или неполную запись. Лишь эти два вида об- О ращения могут сопровождаться сбоем считанной информации, так как при полной записи в ячейку ОП сбои не возникают. В момент получения запроса коммутатор 12 пропускает 19-й5 и 20-й разряды адреса на регистр 8 со своего второго входа, который соединен со вторым выходом регистра 1. Так работает коммутатор при отсутствии сбоя, и на регистре 8 записан адрес последней запущенной на...

Номер патента: 881753

Опубликовано: 15.11.1981

Авторы: Караванов, Ошеров, Фельдман

МПК: G06F 11/16

Метки: процессора

...блок 2 сопряжения с пультом, Формирователь 3 сигнала ошибки, блок 4 прерываний микропрограммы, память 5 микропрограмм, операционный блок б, блок 7 прерываний программы, блок 8 фиксации отказа, имеющий один вход и один выход , элемент 9 задержки, имеющий один вход и один выход,распределитель 10 импульсов, имеющийодин вход и пять выходов, четыре логических элемента ИЛИ 11-14. Блок 8 фиксации отказа содержит одновибратор 15, двухразрядный счетчик 16, инвертор 17, элемент И 18,Устройство работает следующим образом.В случае аппаратного или программного сбой, который приводит к оста- нову вычислительного процесса и зависанию системы, формирователь 3 сигнала ошибки вырабатывает сигнал аварийного микропрограммного прерывания, который...

Номер патента: 888130

Опубликовано: 07.12.1981

Авторы: Николаев, Петкау, Самойлов, Успенский

МПК: G06F 17/14

Метки: быстрого, индексное, преобразования, процессора, фурье

...существенный выигрыш по быстродействию.Так как в течение цикла записи (считывания) ОЗУ адрес на выходе индексного устройства необходимо поддерживатьпостоянным, введение регистров позволяетодновременно производить запись (считывание) по уже сформированному адресу и формирование следующего адреса, в то время как в устройстве - прототипе этидва процесса осуществляются последовательно, один за другим, Это приводит к выигрышу в быстродействии в 2 раза посравнению с прототипом,Формула изобретения фИндексное устройство процессора быстрого преобразования фурье, содержащее 25 основной и дополнительный счетчики, сдвиговый регистр, блок управления, адресный Индексное устройство процессора быстрого преобразования фурье работает следующим...

Номер патента: 898412

Опубликовано: 15.01.1982

Авторы: Вайзман, Гущенсков, Ермолович, Качков

МПК: G06F 3/04

Метки: многоканальное, модулей, процессора, сопряжения

...7 поступают сигналысо всех триггеров 3 и со всех триггеров 1 чужих каналов. Анализируя состояние триггеров ч и триггеров 3 узла7, определяют возможность связи и при наличии такой возможности возбуждают выходы 13, Сигналы с выходов 13 поступают на входы блока 8 приоритета, который определяет наиболее приоритетный из них.При наличии хотя бы одного установленного триггера 2 блок б вырабатывает синхросигнал СИ. По синхросигналу СИ, поступающему на С-вход триггеров 5 9, устанавливается триггер 9, соответствующий наиболее приоритетномузапросу. Сигнал с триггера 9 поступает на вход элемента ИЛИ 12 и на вход элемента задержки 11, которые служат для удлинения сигнала передачи.Сигнал передачи с выхода элементаИЛИ 12 по шине 18 поступает в...

Номер патента: 898437

Опубликовано: 15.01.1982

Авторы: Беляева, Кондратьев, Фирсов

МПК: G06F 13/06

Метки: памятью, процессора, сопряжения

...фиг.2 обеспечивает выработку последовательных сигналов двойной длительности поотношению к импульсам задающего генератора и перекрывающихся между собой. Сигналы с выхода триггеров поступают на элементыИ 2-27, с выхода которых и выдаютсятактовые импульсы. В рассматриваемом ниже примере в течение такта необходимо выработать четыре импульса, что требует наличие четырехразрядного кольцевого счетчика. При рассмот"рении работы устройства предполагается, что оно используется с процессором с микропрограммным управлением и триггер 9 ожидания является разрядом микрокоманды и устанавливается при считывании последней. Так как микрокоманда,управляющая действиями в текущем такте, считывается в конце предыдущего такта г то триггер 9 указывающий на то,...

Номер патента: 900277

Опубликовано: 23.01.1982

Авторы: Батанист, Петров, Ратников

МПК: G06F 3/04

Метки: информации, отображения, процессора, сопряжения, устройством

...и запись их в буферный регистр 3 производится тогда, когда триггер 14 выключен. Триггер 14 включается тогда, когда подготовлены данные для очередной посылкиКагда УО 5 готово принять очередную посылку, то включается триггер 15. Триггер включается сигналами готовности, поступающими по линии связи через блок 9 и дешифратор 4,Если триггеры 14 и 15 включены, то через элемент И 16 проходит сигнал,)5 разрешающий передачу данных из буферного регистра 3 в УО 5. После окончания передачи данных в посылке буферный регистр 3 вырабатывает сиг 77 6нал "Конец передачи", который устанавливает оба триггера 14 и 15 в исходное состояние и включает счетчик 1 задержки. При этом в счетчике задержки 1 начинается подсчет импульсов синхронизации. Максимальное...

Номер патента: 903886

Опубликовано: 07.02.1982

Авторы: Артемьева, Иванов, Попова, Янбухтина

МПК: G06F 11/10

Метки: блоках, обнаружения, ошибок, процессора

...ф"Диагоности-: ка", содержащей признаки инвер 10 сии контрольных разрядов, имитируются ошибки в блоках контроля по четности которые затем обрабатываются в блоке прерывания как прерывание по контролю. В момент вы полнения команды "Диагностика" производится выборка из оперативной памяти управляющего слова команды, которое содержит информа" цию о признаках инверсии, о блокировке инверсии, о разрешении счета и о тактах блокировки инверсии.и Управляющее слово команды Диагностика" по шине информации блока 16 управления памятью поступает 25 на регистркоманды "Диагностика"Затем из блока ЦУ по шине 17 управления блока ЦУ поступает управляющий сигнал на первые входы элементов И первой группы 2 и элементов И третьей группы 11, При наличии...

Номер патента: 922763

Опубликовано: 23.04.1982

Авторы: Никонов, Шемаров

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...сигнал занесения в регистр 6на шестом выходе блока 1 управленияи сигнал восстановления счетчика2 на первом выходе блока 1 управления при сигнале на четвертом выходеблока 1 управления равному логическому нулю. в результате чего в 1 -омразряде счетчика 2 восстанавливаетсязначение логической единицы, а позаднему Фронту сигнала на шестом выходе блока 1 управления в регистр 6заносится адрес второго операндаи-ой пары, В первой половине пятого такта вырабатывается сигнал натретьем выходе блока 1 управления,по которому в счетчик 2 добавляется.единица и тем самым адресуется11-ая пара операндов, а во второй половине вырабатывается сигнал на первом выходе блока 1 управлений, присигнале на четвертом выходе блока 1управления, равному логическому...

Номер патента: 951315

Опубликовано: 15.08.1982

Авторы: Губанов, Крыкин, Лунев, Савельев, Турышев

МПК: G06F 13/06

Метки: многоблочной, памятью, процессора, сопряжения

...такие комбинации банкон б памяти, в которых изи одноименных банков, относящихсяк разньм блокам памяти, подключентолЬко один. После прохождения помагистрали сигнала установки в нульрегистр 3 номера массива устанавли"вается в нулевое состояние, При этомпо первым выходным шинам каждого издешифраторов 4 поступают упранляющие сигналы, которые разрешают работу с магистралью только банкампервого блока памяти. Смена подключенной к магистрали комбинации банков б памяти производится путем изменения кода на выходах регистра 3номера массива. Запись кода в регистр 3 номера массива производится50 55 60 65 раль, При поступлении на вход ДШУС сигнала СИД 2 дешифратор формирует синхрониэирующий импульс записи СИЗп, по которому в регистре 3 номера...

Номер патента: 976444

Опубликовано: 23.11.1982

Авторы: Матвиенко, Плахтеев, Тимонькин, Ткаченко, Харченко

МПК: G06F 9/22

Метки: микропрограммного, процессора, реконфигурацией

...окончания выполнения операциивсеми В арифметико-логическими блоками и появления результата на выходе выз 0ходного (второго) регистра входы арифметикологических блоков отключаются,на счетчик поступает сигнал РУстановкав фО", на выходах элементов цепи сквозЙого переноса сигнал отсутствует, триг- ЗЗгеры переносов устанавливаются в нулевое состояние и устройство подготовленок выполнению следующей операции.На фиг. 1 приведена функциональйаясхема устройства для управления реконфигурацией микропрограммного процессора;на фиг. 2 и 3 - функциональные схемыпреобразователя кодов управления и арифметика логических блоков соответственно;на фнг. 4 - функциональные схемы блоков 4 зпереноса,Устройство (фиг. 1) содержит блоки 1. 11 й)-1)...

Номер патента: 999061

Опубликовано: 23.02.1983

Авторы: Каневский, Котов, Мадянова, Некрасов, Федотов

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...третий и четвертый рого умножителя и выполняются первый, такты умножения соответственно в четчетвертый и третий такты умноженияво вертом, третьем, втором и первом ум" втором, третвем и четвертом умножи- М 1 ножителях. Кроме того, в первой полотелях соответственно. Кроме того, в вине седьмого такта в регистр 11.4 первой половине пятого такта выдает- принимается мнимая часть 1 щр(1) перся содержимое регистра 8,1, т.е. вого комплексного произведения, из Вер(0), сумматор 10. 1 выполняет сло- регистра 8.5 выдается действительжение второго операнда с нулем, Во ная часть Вер(2) второго комплексно- второй половине пятого такта Рер(0) го произведения, из регистра 11.1 выпринимается в регистр 11.1 из регист- дается Рер(0), сумматор 10. выполра...

Номер патента: 999062

Опубликовано: 23.02.1983

Авторы: Леусенко, Шемаров

МПК: G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...тактах йа первом .выходе блока. 1 управления вырабатываются сигналы, по положительному перепаду которыхв первый счетчик 2 добавляются три единицы, чем адресуется первый операнд и+1-й пары операндов, Кроме того, в девятом такте на третьем выходе блока 1 управления вырабатывает. ся сигнал, по отрицательному перепау которого в регистр 6 заносится.ЭЗ адрес первого операнда и+1-й пары.В десятом и одиннадцатом тактах управляющие сигналы не вырабатываются. В двенадцатом такте на первом выхо 46 де блока 1 управления вырабатывается сигнал, по положительному перепаду которого в первый счетчик 2 добавляется единица, чем адресуется второй операнд и+1-й пары. Кроме4 того, на третьем выходе в двенадцатом такте блока 1 управления вырабатывается сигнал,...

Номер патента: 1008746

Опубликовано: 30.03.1983

Авторы: Гребнева, Иванов, Кардаш

МПК: G06F 11/16

Метки: информации, памяти, перезагружаемой, переписи, процессора, управляющей

...проверкисоединен с вторым входом первоготриггера,5. Устройство по и, 1, о т л и.ч а ю щ е е с я тем, что Ьлок повторного считывания содержит триггерповтора и триггер останова, счетчик повторений, элемент И, первыйи второй элементы ИЛИ, элемент НЕ,причем выходы триггера останова иэлемента И являются соответственнопервым и вторым выходами блока,первый, второй, третий и четвертыйвходы блока соединены соответственносо сбросовым входом триггера повтора, первым входом первого элементаИЛИ, вторым входом первого элементаИЛИ и с первым входом второго элемента ИЛИ, выход которого соединенс установочным входом триггера останова, сЬросовый вход которого соединен с пятым входом Ьлока и сЬросовымвходом счетчика повторений, выходкоторого соединен с...

Номер патента: 1019458

Опубликовано: 23.05.1983

Авторы: Алексеев, Афанасьева, Бабушкин, Барыбин, Златников, Кутынин, Лобанова, Михайлова, Сыроватский

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...к первому входу первого сумматора и к суммирующему входу первого вычитателя, вход мнимой части первого операнда устройства подключен к первому входу второ- З 5 го сумматора и к суммирующему входу второго вычитателя, вход действительной части второго операнда устройства подключен к второму входу первого сумматора и к вычитающему входу первого вычита. теля, вход мнимой части второго операнда устройства подключен к второму входу второго сумматора и к вычитающему входу второго вычитателя, выходы перво го и второго сумматоров являются соответственно выходом действительной и выходом мнимой частей суммы устройства, вход действительной части коэффициента устройства и выход первого вычвтателя подключены, к входам первого ум ножителя, вход...

Номер патента: 1040491

Опубликовано: 07.09.1983

Авторы: Клюс, Петровский

МПК: G06F 17/14, G06F 9/34

Метки: адресации, быстрого, преобразования, процессора, фурье

...входф блока формирования адреса соедине- . ны соответственно с первым, вторим и третьим выходами блока синхронизации, введен ш-разрядный счетчик, вход которого соединен с третьим выходом блока синхронизации, а информационные выходы в-разрядного счетчика соединены с первой группой входов регистра адреса, вторая группа входов которого подключена к выходам блока формирования адреса,выходю-го разряда соединен с управляющим входом К-разрядного счетчика, управляющий выход которого подключен к второму управляющему входу К-разрядного регистра сдвига, а выход К-го разряда регистра сдвига соединен с входом блока синхро низации.Причем блок синхронизации содержит первый и второй триггеры, генератор одиночного импульса, элемент И, элемент...

Номер патента: 1042028

Опубликовано: 15.09.1983

Авторы: Василевич, Коляда, Ревинский, Чернявский

МПК: G06F 17/14

Метки: арифметическое, быстрого, преобразования, процессора, фурье

..."4 ф позволяет существенно уменьшить . общее число умножений. Кроме того, алгоритмы с основанием ф 4" отличаются более высокой точностью 1,Недостатком известных быстродействующих процессоров быстрого пре" образования фурье с основанием ф 4 ф является сложность их арифметияеских устройств.Наиболее близким к изобретению является арифметическое устройство, реализующее алгоритм быстрого преоб. раэования фурье с основанием "4" в модулярных системах счисления и со ю держащее восемь входных и восемь выходных регистров, .семь выходных блоков элементов И, четыре сумматора-вычитателя по модулю Р = 2 ф(1=, = 1, 2, 3, 4 - номер сумматора-вычитателя; 1 - целое положительное число), умножитель 2 .Недостатками известного устройст-: ва являются...