Патенты с меткой «адресов»

Номер патента: 1182578

Опубликовано: 30.09.1985

Авторы: Качан, Меркуль, Олейник, Шкляр

МПК: G11C 11/00

Метки: адресов, команд, формирования, хранения

...образом,За время цикла одной микрокомандыустройство выполняет одну функцию -либо загрузку нового (начального)адреса команды в устройство, либо15 наращивание адресов командной информации в зависимости от наличия сигнала на входе 24 или на входе 25 соответственно, При отсутствии сигналана обих входах 24 и 25 устройство20 выполняет функцию хранения, В этомрежиме состояние хранимой информациив устройстве не меняется, Управлениепоследовательностью действий при выполнении функций устройства осуществ 25 ляется сигналами с выходов 46 - 46 дблока 19 (фиг, 3). В случае, когда активен сигнална входе 25, т,е, когда выполняетсяфункция загрузки адреса в устройстве,(фиг, 3, цикл загрузки), по первомусинхроимпульсу цикла на входе 27в блоке 19...

Номер патента: 1188737

Опубликовано: 30.10.1985

Авторы: Каминский, Сыров

МПК: G06F 9/36

Метки: адресов, формирования

...с соответствующими Я входами блока элементов ИЛИ, выход сумматора соединен с информационным входом выходного регистра.ааИзобретение относится к вычислительной технике и предназначено для построения микропрограммных устройств управления ЭВМ.Цель изобретения - расширение функциональных возможностей путем увеличения количества возможных направлений формирования адресов.На чертеже приведена функциональная схема предлагаемого устройства.Устройство содержит регистр 1 модификации, вход 2 модификации адреса, первую группу блоков 3 элементов И, вторую группу блоков 4 элементов И, блок 5 элементов ИЛИ, дешифратор 6, сумматор 7, выходной регистр 8, группу 9 входов логических условий, выход 10 и элемент ИЛИ 11. Предлагаемое устройство работает...

Номер патента: 1196867

Опубликовано: 07.12.1985

Автор: Варакин

МПК: G06F 9/36

Метки: адресов, формирования

...адреса начала строк отличаются на величину, называемую шагом по второму измерению (Ш 2), при этом 1 есть количество по первому измерению (К 1), а- количество по второму измерению (К 2).Цель изобретения - расширение функциональных возможностей устройства за счет формирования адресов элементов матрицы при произвольном шаге.На.чертеже приведена функциональная схема предлагаемого устройства.Устройство содержит управляющие входы 1-5, четвертый элемент.И-ИЛИ 6, первый счетчик 7, первый дешифратор 8, третий элемент И-ИЛИ 9, третий триггер 10, первый элемент ИИЛИ 11, третий регистр 12, второй элемент И-ИЛИ 13, второй счетчик 14, второй дешифратор 15, первый с информационным входом второго счетчика, выход которого соединен с входом второго...

Номер патента: 1223229

Опубликовано: 07.04.1986

Авторы: Жогло, Иванов, Крегер, Сазонов

МПК: G06F 12/04, G06F 9/46

Метки: адресов, исполнительных, формирования

...коду величины сдвига происходит сдвиг информации в сторону младших разрядов в коммутаторе 18.По информации, поступающей с выходов коммутатора 18 на вторые входы 25 30 35 сумматора 9, происходит арифметическое сложение с относительным адресом, поступившим на первые входы суммато.сра 9, При этом по информации разрядов 1013, поступающей с второго выхода регистра 7 команд, где хранится двоичный код околичестве обрабатываемых разрядов элемента операнда в инверсном виде, под воздействием управляющего сигнала, поступающего на пятый вход устройства, происходит формирование маски дешифратором 16.Сформированная маска поступает с выходов дешифратора 16 на соответствующие вторые входы блока 10 для окончательного формирования информации,...

Номер патента: 1233167

Опубликовано: 23.05.1986

Авторы: Алферов, Итенберг, Леонов

МПК: G06F 17/14, G06F 9/34

Метки: адресов, алгоритма, быстрого, преобразования, формирования, фурье

...пример определения последовательности адресов операндов при выполнении второй итерации 1 б-точечного быстрого преобразования Фурье (т,е. М =1 б, р - "э12331 б 7 Таблица 1 Номер "бабочки" Номер "ба бочки" со Новый номер"бабочки" Номергруппы Адрес операнда согласнэграфу тельность "бабочектельностьадресов в группе в группе гласнографу 5 2 3 О О О О О О 12 12 1 О 13 10 14 В результате для формирования не обходимых адресов достаточно изменить положение младшего разряда счетчика 4 адресов относительно его остальных разрядов в зависимости от номера выполняемой итерации. На первой итера О ции достаточно подключить выход 5, младшего разряда счетчика адресов к выходу 13 старшего разряда адреса устройства, а выходы 5 - 5 остальных разрядов...

Номер патента: 1249587

Опубликовано: 07.08.1986

Авторы: Боголюбова, Веккер, Нейман, Плешев

МПК: G11C 29/00

Метки: адресов, блоков, памяти, формирования

...код первого адреса подмассиваМ для записи по нему информации, инверсной исходной. Далее блок 1 управления устанавливает на выходе 15сигнал "Считывание", а на управляющем входе коммутатора 4 - сигнал,разрешающий передачу на выходы 5 кода адреса, формируемого на выходахэлементов И группы 10.Далее устройство выполняет первый цикл Формирования адресных переходов, в котором осуществляются пере.ходы от каждого адреса подмассива к,первому адресу подмассива М, Дляэтого в каждом периоде обращения кблоку памяти блок 1 управления меняет уровень сигнала на управляющемвходе коммутатора 4, в соответствиис чем на выходы 5 через коммутатор 4поочередно поступают коды адресовподмассивов М и Б. По спаду сигналаблока управления, поступающегонасчетный...

Номер патента: 1256027

Опубликовано: 07.09.1986

Авторы: Игнатович, Камыков

МПК: G06F 9/36

Метки: адресов, памяти, формирования

...начальный адрес АЗ, соответствующий номеру ветви третьего уровня, вычисленной еще в предьдущем цикле. Следующий знак в номере объекта, отличен от знака в номере объекта предьдущего цикла, поэтому сигналом с элемента 23 задержки триггер 18 устанавливается в исходное состояние, разрешая прохождение последующих синхроимпульсов через элемент И 6 на счетный вход счетчика 7, По третьему синхроимпульсу триггер 17 переходит в исходное состояние и включает дешифратор 8, с пятого выхода которого управляющий сигнал поступает на дешифратор 3 С выхода дешифратора 3 на сумматор 4 подается число дВ 4. В сумматоре 4 начальный адрес объекта четвертого ранга В 4 = АЗ + 6 В 4 образуется уже после третьего синхроимпульса. Устройство для формирования...

Номер патента: 1278883

Опубликовано: 23.12.1986

Авторы: Медведев, Сысоев

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, усеченного, формирования, фурье

...тригонометрического коэффи-. циента).В рассматриваемом примере в этом случае А 1 = 000, А 2 = 00 и АЗ =000. Так как в Сч 2 и записан О, а на инверсных выходах всех разрядов Сч 2,кроме младшего, находится код 11, на выходе блока 11 сравнения находится логический нуль (РЗ = О). Поэтому н алгоритме выполняется переход от вершины 8 к вершине 9, Так как сигнал У 2 при этом не вырабатывается, сигнал У 4 добавляет к содержимому Сч 2 единицу. После этого по сигналу Уб на выходах См, См 2 и СхСд считываются адреса А 1 =010, А 2=011 и АЗ= =000. В следующем цикле считываются коды 00, 101, 000 и наконец, коды 110, 111 и 000. При этом на выходе .блока 11 сраннения появляется логическая единица, так как с Сч 2 записан код 11. Поскольку на выходе...

Номер патента: 1290328

Опубликовано: 15.02.1987

Автор: Пшеницын

МПК: G06F 11/00

Метки: адресов, диагностической, информации, микропрограмм, переходов, сбора, формировании

...адбце 1,ля восстановлени ыполненнои икропрограм столбец 1) ой последовательност еобходимо ами ветвл ежду заполий (столбец ие адреса команд, кото ки алгоритма недостаю ими микр з расп ся значеветвлени0 разом, бозначают ненными адр 2) подстави следующих з рые берутся укаэываютов адресовТаким об- тевлении3 1290328 микропрограммы, Например, между адресами 1 В 22 и 1 В 2 В подставляется изалгоритма недостающий адрес 1 ВОЕи т,д.В случае неоднозначности следую 1 В 34 щего адреса микрокоманды (например,при условном, переходе) из распечатки алгоритма микропрограммы беретсянаименьший адрес из возможных адресов ветвлений (ожидаемый). 1 ОНапример, после микрокоманды с 1 В 44 адресом 1 В 2 В из возможных следующихнезапомненных адресов 1 ВОА и 1...

Номер патента: 1298745

Опубликовано: 23.03.1987

Авторы: Жогло, Иванов, Крегер, Сазонов

МПК: G06F 9/36

Метки: адресов, исполнительных, формирования

...первые входы элементов второго блока 3, Маска накладывается так, что на выходах этих элементов появляется результат арифметического сложения относительного адреса и выделенной части индексного регистра с учетом верхней границы маски. 10Для значения КОР, отличного от 1, 2, 4, 8 или 16, поступающего в инверсном виде с третьей группы выхо дов регистра 1 команд на входы элементов 13 и 15, и производится формирование управляющих сигналов на выходах этих элементов. Под действием управляющего сигнала на выходе элемента 14 производится блокировка четвертого тактового входа 22 уст ройства по второму входу элемента И 25 шифратора 11 и осуществляется формирование двоичного кода верхней границы маски по следующей Формуле: честна разрядов...

Номер патента: 1298766

Опубликовано: 23.03.1987

Авторы: Мороз, Папушой

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...цикле алгоритма быстрого 25преобразования Фурье в первых двухтактах производится запись адресовоперандов в те же регистры второйгруппы, с которых в и-м цикле считывались адреса и только в конце второго такта 1 К-триггер 10 синхронизатора 1 переключается на работупервой группы регистров, Адреса пары операндов. алгоритма быстрого преобразования Фурье на каждом этапеотличаются информацией в одном разряде, номер которого соответствуетномеру этапа алгоритма. быстрого преобразования Фурье, причем адрес первого операнда и-й пары операндовсодержит логический нуль в данномразряде, а адрес второго операнда -логическую единицу. Поэтому данный.разряд счетчика 2 блокируется и подменяется или логическим нулем или 45логической единицей в...

Номер патента: 1308952

Опубликовано: 07.05.1987

Авторы: Абросимов, Потапенков, Токарь

МПК: G01R 31/02

Метки: адресов, визуального, жгута, проводов, распайки

...5, на который поступает двоичный код со счетчика 2, выдает на -м выходе сигнал, поступающий на первые входы элементов И б.д.1 б.х.п. Напряжение с общей шины устройства через контактный элемент 9,проводник жгута, который выбираетмонтажник, и первый соединительныйэлемент 7 поступает на вторые входыэлементов И 6.1.3 - б.ш.3. Таким образом, только на один элемент 6 И поступают сигналы по двум его входам и только на один из входов шифратора поступает сигнал, соответствующий выбранному контактным элементом проводу определенного типа распаиваемого жгута. Диодные Матрицы первого шифратора10 составлены так, что каждому из 45 поступивших на его вход сигналов соответствует десятичный код номераконтакта, к которому необходимо распаять провод...

Номер патента: 1312573

Опубликовано: 23.05.1987

Авторы: Кириченко, Кривоносов, Левков, Меховской, Проворов, Супрун, Сычев

МПК: G06F 9/36

Метки: адресов, данных, команд, формирования

...младший разряд адреса с выхода счетчика 3 адреса данных через элемента И 37 блока 13 на вход мультиплексора 8 передается без изменения. Далее на третьем управляющем входе группы 17 управляющих входов вырабатывается сигнал, поступающий на вход элемента НЕ 38, который запрещает прохождение сигналов через элемент И 37, что обеспечивает формирование четного адреса старшей части числа двойного формата, Таким образом, выборка числа двойного формата с использованием первого 12573 8варианта блока 13 коррекции адресавыполняется за четыре машинных цикла: загрузка исполнительного (четного) адреса числа в счетчик 10 адреса данных; продвижение содержимогосчетчика 10 на единицу; выборка младшей части числа; блокировка передачи единицы младшего разряда...

Номер патента: 1315998

Опубликовано: 07.06.1987

Авторы: Мельник, Цмоць

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...и процесс программированиянового порядка формирования адресовсовмещены во времени. Максимальноеколичество тактов программированияопределяется разностью адреса и . 15 Рассмотрим работу устройства в синхронном режиме передачи адресов. Перед первым тактовым импульсом число (1-1) с входа 22 поступает на . 20 вход дешифратора 1 и устанавливает его 1-й выход в 1, что значит, что регистр 8, подготовлен к записи информации. По первому тактовому импульсу, поступившему с тактового входа 20, в регистр 17 записывается информация с выходов элементов ИСКЛЮЧАИЩЕЕ ИЛИ 13 , содержимое счетчика 7 увеличивается на единицу, а в регистр 8, записывается управляющая информация с входа 23, По второму и по следующим тактовым импульсам устройство работает...

Номер патента: 1324037

Опубликовано: 15.07.1987

Авторы: Водников, Петрова

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...тригонометрического коэффициента процессора.В каждом цикле на выходе сумматора 3. формируется верхний адрес. Для формирования нижнего адреса используется группа сумматоров 4 по модулюдва, причем при расчете стандартных итераций БПФ каждый сумматор 4 по модулю два в группе работает в режиме ИЛИ. На второй вход группы сумматоров 4 по модулю два поступаетпрямой код номера итерации с входа 11 устройства, имеющий единицу в одном разряде, соответствующем номеру итерации, и нули в остальных разрядах. На выходе каждого сумматора по модулю два получается логическая суммаодноименных разрядов сумматора 3 и кода номера итерации с входа 11 устройства, В результате этого коды навыходах сумматора 3 и группы сумматоров 4 по модулю два отличаются...

Номер патента: 1337898

Опубликовано: 15.09.1987

Авторы: Есипов, Захаревич, Калиш, Сорокин

МПК: G06F 9/36

Метки: адресов, параллельного, формирования

...на выходах схем 9 сравнения сохраняются значения потенциалов, разрегпающих по входам 21 прохожление сформированных колов с информационных групп 18 входов на информационные группы 26 выходов блоков 10. В результате на группах выхо лов 27 и 28 устройства формируются слелующие алреса основной памяти00100000 00100011 0000110 00101001Обращение происхолит к элементам век 55 тора ланных, расположенным во вторых ячейках нулевого, третьего, шестого и левятого блоков основной памяти. Во втором такте на инлексных группах выхолов 17 блока 7 формируются слелуюгцие колы (по тод 16)1100 1111 0010 0101,а на соответствующих алресных группах 19вы холов - колы0000 0000 0001 0001Поскольку граница не достигнута, то на группах выходов 27 и 28...

Номер патента: 1383350

Опубликовано: 23.03.1988

Авторы: Андреев, Леухин

МПК: G06F 12/06, G06F 9/00

Метки: адресов, программное, формирования

...12 пересчитываются делителем 13 частоты, на выходе которого по 15 спаду каждого п-го импульса формируются короткие импульсы. Последние, проходя через элемент ИЛИ 18, поступают на вход тактирования счета двоичного счетчика 22, вырабатывающего 20 адреса строк матрицы оперативной памяти, а также, проходя через элемент ИЛИ 19, поступают на вход стробирования параллельной загрузки .двоичного счетчика 21, фиксируя в нем25 вновь адрес столбца, на котором расположен начальный элемент первого наложения малой матрицы на большую,кроме того, пересчитываются делителем 14 частоты, на выходе которого по спаду 30 каждого ш-го входного импульса формируются короткие импульсы, Поскольку в исходном состоянии двоичный счетчик 5 обнулен, а на выходе блока 6...

Номер патента: 1413559

Опубликовано: 30.07.1988

Авторы: Корнильев, Фризюк

МПК: G01R 31/02

Метки: адресов, визуального, монтажных, распайке, соединений

...на блоке 24, с которым соединен вьг ход первого провода. При этом оператору-монтажнику не требуется тратить время на перебор всех проводов, а сразу снять для последующей распайки искомый, соединенный с входом, номер которого индицируется на индикаторе 26,При этом на индикаторе 9 индицируется номер того контакта разъема, на который необходимо припаять выход первого провода, Для этого код адреса второй стороны, занесенный в блок 3 программируемой памяти, с его выходов поступает на входы дешифратора 8 и далее индицируется в виде номера на индикаторе 9.Оператор-монтажник, пользуясь нумерацией на блоке 24 к индицируемыми на индикаторах 9,22,26 адресами, снимает укаэанный провод с входа блока 24 и припаивает его к тому контакту разъема,...

Номер патента: 1418711

Опубликовано: 23.08.1988

Авторы: Есипов, Захаревич, Ситников

МПК: G06F 9/36

Метки: адресов, параллельного, формирования

...со значением максимального адреса, полученным путем суммирования на сумматоре 11 границы содержимого регистра 4 максимального индекса с начальным адресом, записанным иа ре,гистре 1 адреса.Если равенство не запиксировано ни одной из схем 6 сравнения, то сфор. мйрованные адреса параллельно выдаются группами 9 выходных элементов И на соответствующие адресные 32 выхо" ды устройства и выполняется следующий такт формирования адресов.В случае если выполнены все М тактов цикла формирования адресов, а сравнения (достижения граничного адреса) не произошло, то значение максимального адреса, сформированного в данном цикле и записанного в Н-й буферный регистр 10, загружается через группу 13 управляющих элементов И по информационному входу во...

Номер патента: 1425667

Опубликовано: 23.09.1988

Авторы: Стальной, Шуцко

МПК: G06F 17/16, G06F 9/32

Метки: адресов, матрицы, формирования, элементов

...а 2 и т,д.После окончания формирования всех адресов матрицы количество адресов равно произведению щ х и, с первого выхода 10 блока 9 вырабатывается55 сигнал конца цикла, устанавливающий регистры 2 и 7 в нулевое состояние, а по следующему тактовому импульсу 5 схема приходит в исходное состояние и на выходе 12 блока 9 формируется сигнал, разрешающий прием следующей команды. Количество тактовых импульсов для формирования адресов массива и приведения схемы в исходное состояние равно (щ х п) + 2.Рассмотрим два варианта формирования адресов массива матрицы щ=З,.п=З, А=10, имеющей вид1 2 34 5 67 8 91, Матрица не транспорнированная Тр=0, на выходе 11 ПЗУ 9 сформированы адреса элементов матрицы: а 1=1, а 2=2, а 3=3, а 4=4, а 5=5, а 6=6, а 7=7, а...

Номер патента: 1434495

Опубликовано: 30.10.1988

Автор: Гаврилов

МПК: G11C 7/00, G11C 8/12

Метки: адресов, буферной, памяти, формирования

...- при передаче сообщения.В исходном состоянии в циклах записи в блок 1 памяти постоянно записывается значение счетчика 5. Импульс записи проходит через элемент И 4 на вход записи блокапамяти.В циклах чтения из блока 1 памяти считывается значение, записанное в блок 1 памяти в том же канальном интервале предыдущего цикла. В резуль - тате для всех каналов на выходе АЛД 2 формируется и загружается в регистр 3 код нуля - начальные текущие адреса для каждого канала как приемного, так и передающего, так как в данном случае В .= С - 1.При приходе слова сообщения, о чем свидетельствует логический "0 в цикле приема на входе 14 устроц тна, занам интервале. Появление слова сообщения в нулевом канале ("О" на входе 14 ) вызывает запрет записи в блок...

Номер патента: 1444814

Опубликовано: 15.12.1988

Авторы: Савенкова, Шангин

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, операндов, преобразования, процессора, формирования, фурье

...разрядовсчетчика 10, начиная с второго. На 15первом выходе формируется последовательность адресов для записи операндов. Далее процесс продолжаетсяаналогично описанному выше и формируются адреса считывания адресов последней итерации, что соответствуетзначению единицы на пятом выходе дешифратора 12 (при И = 32), на выходе мультиплексора 33 устанавливается высокий уровень. При появлении 25сигнала ДШ 7 через элемент 22 сбрасываются регистр 23 и триггер 20.Работа счетчика 29 по входу "+1" блокируется. Устройство находится в состоянии готовности к исполнению следующей команды,Рассмотрим работу устройства приформировании адресов для операциибезызбыточного алгоритма БПФ.Как известно, для выполнения операции безызбыточного алгоритма...

Номер патента: 1499373

Опубликовано: 07.08.1989

Авторы: Морозевич, Федосенко, Шемаров

МПК: G06F 17/14

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...с адресами 21-23аналогичны микрокомандам с адресами3-5 и осуществляют формирование адреса второго операнда (и+1)-й пары(на момент входа в циклический участок адрес 0000101).Таким образом, при выполнении циклического участка происходит адресация (и)-й пары для записи в память, (и+1)-й пары для считыванияиэ памяти и обработки в следующемцикле.В микрокоманде с адресом 14 анализируется условие ХО, При попытке сформировать адрес для записи в памятьпервого операнда (и)-й пары, не принадлежащего п ространству адресов слояалгоритма БПФ для данной выборки, условие ХО становится равным единице;При этом происходит условный переходк выполнению микрокоманды с адресом24, Ясли первый операнд (пара операндов) принадлежит пространству, топерехода не...

Номер патента: 1510009

Опубликовано: 23.09.1989

Авторы: Гаврилов, Товба

МПК: G11C 11/4093, G11C 8/06

Метки: адресов, буферной, памяти, формирования

...согласования задержки входной и выходной информации, принимаемой и передаваемой из буферной памяти,В циклах приема сумматор 8 состояниесчетчика 6 уменьшает на 1, в циклахпередачи увеличивает на 1.На Фиг.2 привецена временная диаграмма работы устройства. Каждыйканальный интервал делится на четыре цикла обращения к блоку 1 памяти - чтение, запись, чтение, запись(первые дна обращения при приеме,вторые при передаче).В таблице приведен пример операции арифметика-логических блоков приразличных состояниях,входов 14 и 15,на которые поступают разряды принимаемых и передаваемых данных, определяющих код информации, Формирование текущих адресов осуществляет блок, который в циклахприема выполняет операцию С-В, гдеС - состояние выхода 18 счетчика...

Номер патента: 1575181

Опубликовано: 30.06.1990

Авторы: Корженевский, Рябуха, Уханов

МПК: G06F 9/34

Метки: адресов, параллельного, формирования

...24записаны заранее вычисленные значения индексов для всех возможных значений шага, представленных в таблице(для наглядности фактически хранимыедвоичные коды преобразованы в десятичные). С выхода блока 24 значение индекса поступает на первый вход сумматора 25, второй вход которого является входом сдвига узла 23, Сумматор 25 пу-. тем поразрядного суммирования по модугпо Р значений, поступающих на первый и второй вход, сформирует на пер вом выходе значение формируемого но5181 6 35 40 45 5 152мера блока, а на втором выходе значение приращения адреса ячейки.Группы старших разрядов узла23, являющиеся выходами поля приращения адреса блока 8, поступают навторые входы сумматоров 12, на первые входы которых поступает с регистров 1 через...

Номер патента: 1587581

Опубликовано: 23.08.1990

Автор: Гаврилов

МПК: G11C 8/06

Метки: адресов, буферной, памяти, формирования

...пакета сообщения, начинающегося кодом Начало и заканчивающегося кодом Конец устройство в соответствующем канале обеспечивает последовательное увеличение текущего адреса на единицу. При поступлении кода Начало устройство формирует код О, при поступлении первого слова сообщения - код 1, при поступлении второго слова сообщения - код 2 и т.д.При передаче пакета сообщения устройство последовательно увеличивает значение текущего адреса на единицу для соответствующего канала. Передача кода Конец вызывает инициализацию текущего адреса путем разрешения записи в блок 1 памяти состояния счетчика 5,В режиме передачи команд после вывода одной команды изменение текущего адреса для соответствующего канала. не производится. А в буферной памяти...

Номер патента: 1603430

Опубликовано: 30.10.1990

Авторы: Инданс, Мелбардис, Якобсонс

МПК: G09G 1/16

Метки: адресов, видеопамяти, графического, дисплея, растрового, считывания, формирования

...по осям Х и У. Дешифратор 1 дешифрирует принадлежность адреса регистру 2 и при поступлении импульса записи с шины 8 управления пропускает этот импульс на вход записи регистра 2 скорости и направления.Аналогично (по соответствующему адресу) реализуется запись информации в регистр 13 границы, состоящий из двух частей - регистра направления Х и регистра направления У, а также запись координат Хо, Уо в первый 3 и второй 4 формирователи адреса.Количество разрядов М на втором выходе первого формирователя 3 адреса и в регистре направления Х (регистра 13 границы) и количество разрядов 1 Ч на втором выходе второго формирователя 4 адреса и в регистре направления У (регистра 13 границы) определяют сетку адресов в адресном пространстве видеопамяти...

Номер патента: 1605255

Опубликовано: 07.11.1990

Авторы: Иваненко, Лысенко

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...сумматор 9, регистр 1 О адреса, группа регистров 11, вход 12 сопровождения данных устройства, выход 13 устройства, входы 14,1-14,Ь постоянного коэффициента устройстваУстройство предназначено для формирования адресов процессора, реализующего алгоритм Винограда преобразования Фурье (АВПФ). Алгоритм Винограда основан на представленииматрицы 11Г 11 - точечного диск"Ю:еретного преобразования Фурье (1 ШФ),где 11 Е - взаимно простые числа, ввиде прямого произведения матриц11 - точечных ДПФ61,1: 1,111,1,Я,111,и сведении вычисления 11 Е - точечныхДПФ к вычислению круговых сверток сиспользованием арифметики в кольцеполиномо.з. Короткие 11 Е - точечныепоследовательности вычисляются по алгоритму Рейдера, позволяющему существенно...

Номер патента: 1612299

Опубликовано: 07.12.1990

Авторы: Анищенко, Стальной, Шуцко

МПК: G06F 12/00, G06F 9/35

Метки: адресов, формирования

...размерности (р, ) в матрице размерности (щ, п),который поступает на второй вход второгосумматора 19, на первый вход которого по 15 ступает базовый адрес А и абсолютное смещение а, На выходе 20 сумматора 19формируется абсолютный адрес элемента(А а+ Во). По следующему тактовому импульсу аналогично формируется адрес вто 20 рого элемента (Ао 1+ К ) = (Ао,+ 1), затемвторой относительный адрес В, абсолютный адрес (А а) + В 1), т,д. В общем случаеформирование происходит по следующемуалгоритму;25 1 шаг, (А),2 шаг; (А + , ) = (А+, +1) = (О, (Р - 1,= (О, %-1,3 шаг; (А + 1,+ ) -+ (Вг) г = (О. Рхс)-1 Ф30 4 шаг: (А а) + Вг).После окончания формирования всех адресов подматрицы, количество адресов равнопроизведению Рхя. С первого выхода 10 блока 9...

Номер патента: 1612300

Опубликовано: 07.12.1990

Авторы: Анищенко, Стальной, Шуцко

МПК: G06F 12/00, G06F 9/35

Метки: адресов, формирования

...2, который поступает в преобразователь 16, вызывая значение второго элемента, которое поступает на вход регистра 20 и на второй вход цифрового компаратора 21, на первый вход которого поступает значение первого элемента. Если при сравнении на цифровом компараторе выявляется в зависимости (от кода операции) превышение (не превышение) второго над первым, то сигнал с первого выхода 26 (или второго выхода 27) поступает на первый вход второго элемента И 17 (второй вход третьего элемента И 18) и с приходом тактового импульса с входа 29 это значение записывается в регистр 20 и соответствующий ему адрес записывается в регистр 15. Далее каждое последующее значение элемента массива, превышающее(не превышающее) предыдущее, записывается в регистр 20...