Устройство для формирования исполнительных адресов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) 111)а)4 С 06 Р 9/46 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ" .с)р Д 1 а пронзим,СаРМИРОВАНИЯ ИС(54) УСТРОЙСТВО ДЛЯПОЛНИТЕЛЬНЫХ АДРЕСОВ(57) Изобретение отнлительной технике, Цповышение быстродейс сится к вычисль изобретения -вия устройства.(71) Рижское ордена Ленинаводственное объединение ВЭФВ.И.Ленина(56) Авторское свидетельство ССУ 506856, кл, О 06 Р 9/46, 1974Авторское свидетельство СССРУ 431516, кл. С 06 Р 9/36, 1972 Устройство содержит регистр команд,первый - четвертый блоки элементов И,первый и второй сумматоры, регистрбазового адреса и индексный регистр,Новым в устройстве является введениедешифратора, шифратора и коммутаторас соответствующими связями, В устройстве маска накладывается так, чтона выходах блока элементов И появляется результат арифметическогосложения относительного адреса ивыделенной части индексного регистра с учетом верхней границы маски.На выходе сумматора формируется исполнительный адрес, по которому изоперанда извлекается элемент, номерма устройства для формирования испол- О ходов 6 устройства, регистр 7 команд,первый блок 8 элементов И, сумматор 9, 15 40 45 50 55 Изобретение относится к вычислительной технике и предназначено для использования в электронных цифровых вычислительных и управляющих машинах,работающих с относительной адресацией.Целью изобретения является повышение быстродействия.На чертеже представлена блок-схенительньгх адресов, Схема содержит тактовые входы 1-5 устройства, группу информационных выблок 10 элементов И, сумматор 11,блок 12 элементов И , регистр 13 базового адреса, блок 14 элементов И,индексный регистр 15, дешифратор 16,шифратор 17 и коммутатор 19.Устройство работает следующим образом.В регистре 7 хранится относительный адрес переменной длины до шестнадцати разрядов для формированияисполнительного адреса при относительной адресации. Для определенияразрядности обрабатываемой информации элемента операнда, адрес которого формируется на выходе устройства,используются разряды с 10 по 13 регистра 7 команд, в которых записандвоичный код о количестве обрабатываемых разрядов (КОР),Под воздействием сигнала, поступающего на первый вход 1 устройства,блок 8 транслирует информацию относительного адреса из регистра 7 на соответствующие первые входы сумматора 9.Одновременно под воздействием сигнала, поступающего на вход 3 устройства, блок 14 передает информацию иэрегистра 15 на входы коммутатора 18,который производит сдвиг информации,определяющей номер обрабатываемогоэлемента операнда массива данных. Двоичный код величины сдвига информации индексного регистра 15 появляется на выходах шифратора 17, который формируется по содержимому разрядов 1013 регистра 7 команд и под воздействием сигнала, поступающего на вход 4 устройства. Согласно1двоичному коду величины сдвига происходит сдвиг информации в сторону младших разрядов в коммутаторе 18.По информации, поступающей с выходов коммутатора 18 на вторые входы 25 30 35 сумматора 9, происходит арифметическое сложение с относительным адресом, поступившим на первые входы суммато.сра 9, При этом по информации разрядов 1013, поступающей с второго выхода регистра 7 команд, где хранится двоичный код околичестве обрабатываемых разрядов элемента операнда в инверсном виде, под воздействием управляющего сигнала, поступающего на пятый вход устройства, происходит формирование маски дешифратором 16.Сформированная маска поступает с выходов дешифратора 16 на соответствующие вторые входы блока 10 для окончательного формирования информации, поступающей с выходов сумматора 9. Маска накладывается так, что на выходах блока 10 появляется результат арифметического сложения относительного адреса и выделенной части индексного регистра с учетом верхней границы маски.Сформированный на сумматоре 9 адрес через блок 10 поступает на первые входы сумматора 11 для арифметического сложения с информацией регистра 13, информация которого при наличии сигнала, поступающего на вход 2 устройства, появляется на выходах блока .12 для подключения к вторым входам сумматора 11. На выходе последнего формируется исполнительный адрес устройства, по которому из операнда извлекается элемент, номер которого хранится в индексном регистре, а разрядность указана в регистре 7 команд.Формула изобретенияУстройство для формирования исполнительных адресов, содержащее регистр команд, четыре блока элементов И, первый и второй сумматоры, регистр базового адреса и индексный регистр, при этом первая группа выходов регистра команд подключена к первой группе информационных входов первого блока элементов И, вторая группа входов которого соединена с первым тактовым входом устройства, выходы первого блока элементов И соединены с первой группой входов первого сумматора, выходы которого подключены к первой группе входов второго блока элементов И, выходы которого подключены к первой группе входов второго сумматора, вторая/52 Тираж 671 ВНИИПИ Государствен по делам изобрет 035, Москва, Ж, Подписноеого комитета СССРний и открытийаушская наб., д.4/5 лнал ППП "Патент", г.ужгород, ул.Проектная группа входов которого соединена сгруппой выходов третьего блока элементов И, первая группа информационных входов которого соединена сгруппой выходов регистра базовогоадреса, вторая группа входов третьего блоКа элементов И подключена квторому тактовому входу устройства,выходы второго сумматора являютсяинформационными выходами устройства,выходы индексного регистра подключены к первой группе входов четвертого блока элементов И, вторая группавходов которого подключена к третьему тактовому входу устройства, о т -л и ч а ю щ е е с я тем, что, сцелью повышения быстродействия, в него введены дешифратор, шифратор и коммутатор, информационные входы коммутатора подключены к выходам четвертого блока элементов И, управляющие входы коммутатора соединены с группой выходов шифРатора, управляющий вход и группа информационных входов которого соединены соответственно с четвертым тактовым входом устройства и с второй группой выходов регистра 1 б команд, группа выходов коммутатора соединена с второй группой входов первого сумматора, третья группа выходов ре- .гистра командсоединена сгруппой информационных входов дешифратора, управляющий входи группавыходов которого соединены соответственно с пятым тактовым входом устройстваи свторой группой входов второгоблока элементов И.