Устройство для параллельного формирования адресов

,ЯО 1337 8 06 Г 936 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ОСУДАРСТВЕННЫИ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР % 1062703, кл. 6 06 Е 936, 1983.Авторское свидетельство СССР Мо 826350, кл. 6 06 Е 936, 1981. (54) УСТРОЙ СТВО Д 1 Я ПА РАЛ Л Е; ЬНОГО ФОРМИРОВАНИЯ АДРЕСОВ (57) Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью,состоящеи из нескольких независимо адресуемых блоков. Целью изобретения является повышение быстродействия. Устройство содержит группу регистров 1 адреса, коммутатор 3 адреса, группу регистров 4 шага индекса, коммутатор 5 индекса, сумматор 6, блок 7 запоминания индексов, сумматоры 8, группу схем 9 сравнения, блоки 10 групп элементов И, регистр 1 максимального индекса, элемент ИЛИ 12, триггер 13, входы и выходы устройства. Устройство позволяет одновременно формировать М адресов элементов обрабатываемого вектора, что в А раз повышает быстродействие по сравнению с применением последовательно работаюшего узла вычисления индексов. 2 з.п.ф-лы.3 ил.)ПИ;1 ( П РЗВЛ" НИСМ И ( 0(НВ0, Н 3 М 5)Т) Н., СОСТОЯ 1 Ц(3 ИВ НССКОГ)ЬК 13 Х Н(ЗЗВ)СП)с) 3 ". С СМ ЫХ ЙГ)ОКО)3.1.е.)ь и 300)ес)1 ия новь)1)с и.(;л,". )( дс Йст Б и 51.На фИ Г.И:50603 Ж(3СН)5 ПИО 1)ся,Ь- ная схсмс) ус 1 ройствс)1 н;1 ИГ 2 Й.Ок Запоминания 3 Нлексов, ;3 фиг 3 - блок групп Злементов И.г 31 ройствй сОдср)ки ) Грни р(., 1.( ГРОБ алреса, группу 2 вколов наа,"ьи ГО 3,(реса устройсва, коммутзпгор 3 Р 3 дрес,р,нп р( ГистРОВ 4 иЗга и )Лекса, КОмм Г 310;)ЛСКСс 1, С ММЗТОр ), ОГ)(К)сПО(1)НЗ 1)51 И) ЛСКСОВ, (сСММ ВТОР Ы (1Х ), с СМ О С)31; пения, блоки О грх нн сгсмс): го)5 И, р. ГИСТРМЗКСИМс),1 Ь:100 ИН,301,СЗ с)1(МСНТ И,1 И ) 2, три)гср .), 3 "рсс:ый -, Выборки Й ВХОДЫ ОЛОКЗ:(с)НО 3 Инс)ИИЯ ИНЛСКСОВ, )ХОД 3 ЫООРЗ ГРМП П Ь) Г)ДРССОВ Х С) Рой."1 Вс 3, ГРп):Х ВЬ)ХОЛОВ ПО(151 Ис)ЛСКСс) О ОКс 3:с ПОМИНЗ НИ НЛскОБ, (рпих); и) )ф)р(13 П.10 ни;лхх- дов блоков О, группу 9 выходов поля )и- Ра;Пепнй ЗДРЕСЗ (Г(ОКЗ 5НОХ)1 с)ИИ 5: ):,НЛ К со 3, вход 2 О м)ксимзг 11.)оо 1;г ИМО ;ЛС 1 СЗ СТрОЙС 1)33, ВОЛЬ 2ра 3 )СП)с(151 Б)ЛЛЗ:я и 3ормапР)Р) блоков О, Гялхол 22 г(р. 333 Кс 3 К 011 )с) 3)ИЯ ЛРССс 1.31)(. ГРИС 1)с,1" ,25 13 Х)ДО 5 11 с:113 )3 ЛС) С)111.),;(р 0 1 1 ( 1 , 5 с 3 , В Х О Л ) Л 1 ) 11 О) р Кс 3, ,) с ,) . .) 1133, БХОЛ 2;) ВЬ;Йоркя Н)с)13 Ив, ( Сп:.1);1, )с) Сс 1 С )ОИ Тнс), 1:1:.Х;,; ) ,;. ) 311 ХО,ОБ 6,)око)5О, "р,) г, Ь Хон 1 х 27 и стари)их 2 л ра.)",ов); МС) рОИГГВс 1. Э,)ОК 531 М 1:13111 С) 11.(СКС 5- Л.РЖИ. )РП) Й,)ОКО)5 2, 1 1 Л)1 И , 3 1351 рсппз со (с;)к)1) , 61(к;:, 2 1);1:яЖ И Г Г:1 И)1 с)Г)(МС Г) ОБ УСр)С П 50 рс)60 Р)( ) С С(Х ,Г)1,(ИМ:6 с).5(Н 015) ЗЯ 3 РСУС ,35 Пс 315 ТЬ В)1 сСтс,Вной ( ист(31)ь),:) которой:.;с)г; ( . яс11 ) 1) 1 с(( ((")((Й л Г)3;, с О" ,1 ,)1(,О(. с:)С,(0,1 КО)3.,1:С)ОП ИХ 1 СДс МЗЛР Н1(:,(ПП с).(н) 31 кБОЙ Р(1 ): (,).С ГИ 1: . и .1;)се я:,с ки Основной памяти обра.,(.,15(мя с сгР)влян:Ними: нмером бло.К(11,1),1ИС )с):(р)1.1 Ь: 10,)НО)0 ЗЛрССс 3И;.яти При принягом формате алреса этоОБНЗС), и ИЕРБ),СБЛ(МСНТОБ ВСКТОРЗПри полаче сигнала разрешения на входы разрешения считывания всех блоков 29 памяти, на выходах младших совР разрядов блоков 29 с номерами с 0-го по Р - 1-й будут параллельно считаны Р значе ний индексов, взятые по тойР. Одновременно с этим, на выходах остальных разрядов блоков 29 памяти будут параллельно считаны Р приращений адресов ячеек основной алресуемой памяти. Указанная ситуация соответствует крайнему случаю, когда блок 7 содержит единственную группу блоков 29 памяти (М=1, Н=Р). Следует учитывать, что количество сумматоров 8 и схем 9 сравнения равно количеству олновременно считываемых индексов, т. е. количеству бло ков 29 памяти, на которые полается сигнал разрешения считывания в олном такте.Структура преллагаемого устройства позволяет варьировать значения М и М, оставляя Р=МЮ постоянным. При увеличении М и соответствующем уменьшении М количест во блоков 8 и 9 уменьшается, однако количество тактов (импульсов разрешения считывания), которое требуется для индексирования всех блоков основной памяти, растет, т. е. быстролействие устройства уменьгггается, зостигая в пределе (при М=Р, %=1) быстродействия последовательного формирователя адресов.Пример параллельного формирования алресов устройством.Предположим, что Р=16, М=М=4, шаг30 индекса=3, регистр адреса - четырехразрядный, начальное значение адреса основной памяти=0010, верхняя граница инлекса= =39. В первом такте (по первому сигналу разрешения считывания) на четырех инлексных группах 7 выходов блока 7 формируются слелуюгпие 4-х битовые колы. Группы 1 11 1 1 Ъ0000 0011 0110 1001Олновременно, на четырех алресных группах 40 19 выхолов блока 7 формируются колы прирагцений алреса0000 0000 0000 0000Поскольку граница индекса еще не до стигнута, на выходах схем 9 сравнения сохраняются значения потенциалов, разрегпающих по входам 21 прохожление сформированных колов с информационных групп 18 входов на информационные группы 26 выходов блоков 10. В результате на группах выхо лов 27 и 28 устройства формируются слелующие алреса основной памяти00100000 00100011 0000110 00101001Обращение происхолит к элементам век 55 тора ланных, расположенным во вторых ячейках нулевого, третьего, шестого и левятого блоков основной памяти. Во втором такте на инлексных группах выхолов 17 блока 7 формируются слелуюгцие колы (по тод 16)1100 1111 0010 0101,а на соответствующих алресных группах 19вы холов - колы0000 0000 0001 0001Поскольку граница не достигнута, то на группах выходов 27 и 28 устройства формирх ются адреса00101100 00101111 00110010 00110101что соответствует элементам вектора ланных, расположенных во вторых ячейках двеналцатого и пятнадцатого блоков основной памяти и в третьих ячейках второго и пятого блоков основной памяти.В третьем такте параллельно формируются следующие алреса00111000 00111011 00111110 01000001, а в четвертом01000100 01000111 01001010 01001101В четвертом такте во втором блоке 9 происхолит совпадение с содержимым регистра границы. Разрешающий потенциал на вхолах групп элементов И 30 блоков 10, начиная с 3-й группы, снимается. Выдаются только алреса на 1-й и 2-й группах выходов 27 и 28 устройства, т. е. 01000100 и 01000111.Олновременно сигнал сравнения через элемент ИЛИ 12 устанавливает триггер 13 и на выходе 22 устройства появляется сигнал индикации окончания работы, что привоЛит к прекрагцению лальнейшей полачи сигналов выбора групп на входы 16 устройства.Таким образом, применение преллагаемого устройства позволяет олновременно формировать Л алресов элементов обрабатываемого вектора, что в М раз повышает быстролействие по сравнению с применением послеловательно работаюгцего узла вычисления индексов.Фор,иула ггзоггрегенп.ч1. Устройство лля параллельного формирования адресов, солержагцее группу регистров алреса, группу регистров шага инлекса, коммутатор алреса, коммутатор индекса и сумматор, причем информационный вхол К-го регистра алреса полключен к К-м вхолу начального адреса устройства (К=),Н, гле Н - количество начальных адресов), выхол К-го регистра алреса подключен к К-му информационному вхолу коммутатора алреса, выхол которого полключен к первому входу13378 с)8 гхг 5первого сумматора, выход Й-го регисгра иага индекса подключен к Й-му информационному вхолу коммутатора инлексов, (Я=1 Д, где (гколичество шагов изб енениц ицлск. сов), отгичаюи(ееея тем, что, с целью повышения быстродействия, в него ввелены лва блока групп элементов И, блок запоминания индексов, %сумматор (где М ко,ьичество параллельно формируемых адресов), группа схем сравнения, элемент И 1 И, триггер и регистр максимального индексы, причем вход максимально лопустимого инлекса устройства полключен к информационному вхолу регистра максичагььного индекса, выхол которого подключен к первым входам схем сравнения группы, выходы которых нс)лключены к вхолам элемента И(И, выхол которого подключен к входу установки в 1 триггера, выход которого подключен к выхолу признака окончания адресации устройства, управляющий вхол и выход ко)хутатора индекса подключены соответственцо к входу выборки шага изменения ицлс кса устройства и к ялресному вхолу блока запоминания индекса, выход коммутаторы ялрсса подключен к первым входасумчато. ров с второго цс) ( Л 1 ) -Й, (-й ы ход рыз решения считывания которого полключсц к (-му входу выооры Грчпц аль)ссс)вст ройства =1,М, глс М - количество актов адресации массива), гг-й выхчьл поля ицлсксы с)лока запоминания индексов и выход и-ьс) сумматора полключсцы к и-м информацноцным вхолзм соответственно первого и втс)рого блоков групп эг)ехьсцтов И, (и=1 , и-ьььн информационные выходы которых цолклкгчсны к и-м выходам соответственно млалцьих ь сзриих рьзрялов адресь усрс)йс".6вя. и-й выхк 1 ссчь сравнения руины пол.ключсн к и-му входу разрешения выдачи информации первоп) и вто 1)ого блоков групп элс.мсцгов И, и-й выход поля индекса и гь-й выход поля прираьцения адреса блока 5 заьюмицация индексов подключены к второмувхс)лу гь-й схемы сравнения группы, и-и вы: ол ш)ля приращения блока запоминания иц.1 сгксы подкг)кэчсн к второму вхоу, п-го лгторы, ицфор ьыционььььй вход Й-ьс) ре . истра нага инлсксы группы полклю ьен кЯ-ь), входу шыгы измс нсция индексы группы стрс)йствы 2 Устройство по и. 1, г)7 зьичаюи)еес)г тем,гго блок запомиь:ыния ицлексов содержит 15 .И ьр 5 пп блоков памяти, причем алресныехолы блоков па льти групп подключены к адресно лу вхолу блока, входы разрешения считывания блоков памяти (-й группы полключецы к (-му входу разрешения считывания блока, выхо;1 члалших разря,сов и 20 выхол старших разрядов и-го блока памяти. й ь.руины,ььодключены соответственно к и хь выхо,сх пог)я индекса и и-чу вььхс)дх поля;ьрирыщсция ылрсса групп выхолов б,н)ка25 3. Устройств) цо и. 1, отыьичаюи(есе) тех,и;С) бЛОК Груььц ЭЛСЧСНтОВ И СОЛСржцт 1ру ььь элсчснтов И, причем выхолы э.ьементов И п-й группы цолключены к и-чу ььььс 1)с)рхьыцыоыььоьу ь)ььхс)л) блока, гть-й информационный вход которого подключен к перЗ 0 выч в;одам э)сментов И и-й группы блока,ш-й всол разрсьььсььия выдачи информации бгьока по;1 клк)чсц и ( г 7 - 1) -м вхоля ч эгьехьспггов И ьпь: с ( г 7" - 1 ) -й цо 1 -ную б ьс)кы иь= - 1 с 1ард оставитель М. СилинредИ, Верее Корректор И Марекааж 672 Подписное ний и открытийл 11 роектная, 4 рственного комитета СССР по делам изобрет035, Москва, Ж 35, Раушская наб., д,о-полиграфическос предприятие, г. Ужгород,