Устройство для формирования адресов

/36, 1972. рское св О, кл. 6 ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ПИСАНИЕ ИЗОТ ТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) (57) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯАДРЕСОВ, содержащее три регистра, триблока элементов И-ИЛИ, сумматор адреса, дешифратор и элемент И, выходыпервого и второго регистров соединены соответственно с первыми входамипервого и второго блоков элементовИ-ИЛИ, выходы которых соединены,свходами сумматора адреса, о т л ич а ю щ е е с я тем, что, с цельюрасширения функциональных возможностей за счет формирования адресовэлементов матрицы при произвольномшаге, в него введены два счетчика,восемь элементов И-ИЛИ, пять триггеров, два регистра и дешифратор,.причем вход "Ответ ОЗУ" устройствасоединен с первыми входами с первого по четвертый элементов И-ИЛИ и свходом первого триггера, вход "Начальная установка" устройства - свторым входом третьего элемента ИИЛИ, вход записи количества по первому измерению матрицы устройства -с входом записи третьего регистра,вход записи количества по второмуизмерению матрицы устройства - свторым входом четвертого элементаИ-ИЛИ и с первым входом режима работы первого счетчика, вход записиначального адреса устройства в с вторым входом первого элемента И-ИЛИз с первым входом пятого элемента ИИЛИ и с входом второго триггера, вход записи шага по первому измерению матрицы устройства - с .входом записи второго регистра, вход записи шага по второму измерению матрицы устройства - с вторым входом пятого .элемента И-ИЛИ и с единичным входом третьего триггера, выход четвертого элемента И-ИЛИ - с вторым входом режима работы первого счетчика, выход первого элемента И-ИЛИ - с вторым входом второго элемента И, четвертого элемента И-ИЛИ и с первым входом режима работы второго счетчика, выход второго элемента И-ИЛИ - с вторым входом режима работы второго счетчика, выход третьего элемента И-ИЛИ - . с нулевым входом третьего. триггера, выход первого дешифратора - с третьим входом третьего элемента И-ИЛИ, выход второго дешифратора - с .входом четвертого триггера, с четвертым входом третьего элемента И-ИЛИ, с третьими входами. первого и четвертого элементов И-ИЛИ, выход третьего триггера является выходомзапрещения обращения в ОЗУ устройства, выход второго триггера соединен с первым входом элемента И, с первым входом шестого элемента ИИЛИ, с вторым входом второго блока элементов И-ИЛИ, выход первого триггера - с вторым входом элемента И, с первым входом седьмого элемента И-ИЛИ, выход второго триггера - с входом пятого триггера, с первым входом восьмого элемента И-ИЛИ, с первым входом третьего блока элементов И-ИЛИ, выход пятого триггера -1196867 с вторым входом шестого элементаИ-ИЛИ и с вторым входом седьмогоэлемента И-ИЛИ, выход элемента И -с вторыми входами восьмого и третьего блоков элементов И-ИЛИ, выходвосьмого элемента И-ИЛИ - с входом записи первого регистра, выходседьмого элемента И-ИЛИ - с входомзапиСи четвертого регистра, выходпятого элемента И-ИЛИ - с входомзаписи пятого регистра, прямой выходшестого элемента И-ИЛИ - с вторымвходом блока элементов И ИЛИ и стретьим входом второго блока элементов И-ИЛИ, инверсный выход шестогоэлемента И-ИЛИ - с третьим входомпервого блока элементов И-ИЛИ, информационный вход устройства - с информационными входами первого счетчика, второго, третьего и пятогорегистров, выход первого регистра -Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных процессорах, выполняющих циклические программы, в частности, адресацию операндов, представляющих собой матрицы, содержащиестрок поэлементов в строке, причем элементы в строке отличаются адресами на величину, называемую шагом по первому измерению (Ш 1), а адреса начала строк отличаются на величину, называемую шагом по второму измерению (Ш 2), при этом 1 есть количество по первому измерению (К 1), а- количество по второму измерению (К 2).Цель изобретения - расширение функциональных возможностей устройства за счет формирования адресов элементов матрицы при произвольном шаге.На.чертеже приведена функциональная схема предлагаемого устройства.Устройство содержит управляющие входы 1-5, четвертый элемент.И-ИЛИ 6, первый счетчик 7, первый дешифратор 8, третий элемент И-ИЛИ 9, третий триггер 10, первый элемент ИИЛИ 11, третий регистр 12, второй элемент И-ИЛИ 13, второй счетчик 14, второй дешифратор 15, первый с информационным входом второго счетчика, выход которого соединен с входом второго дешифратора,выход первого счетчика соединен с входом первогодешифратора, выход лятого регистра - с третьим входом третьего блока элементов И-ИЛИ и с четвертымвходом второгоблока элементов И-ИЛИвыход третьего блока элементов ИИЛИ - с информационным входом первого регистра, выход сумматора адреса - с информационным входом четвертого регистра и с четвертым входом третьего блока элементов И-ИЛИ,выход четвертого регистра - с четвертым входом первого блока элементов И-ИЛИ и является выходом адреса устройства , выход третьего элемента И - ИЛИ соединен с нулевым , входом третьего триггера. 16, четвертый 17, второй 18, пятый19 триггеры, элемент И 20, седьмой 21, пятый 22 и восьмой 23 элементы И-ИЛИ, третий блок элементов ИИЛИ 24, пятый 25, первый 26 и четвертый 27 регистры, шестой элемент ИИЛИ 28, второй регистр 29, первый30 и второй 31 блоки элементов И,ИЛИ и сумматор 32 адреса. При этомдва счетчика 7 и 14 представляютсобой микросхемы серии 100, у которых Ч и Ч, - управляющие входы.При Ч = Ч = 1 происходит приемвходной информации в: счетчик. При 15Ч, = 1 и Ч =О счетчик работаетна вычитание единицы из содержащейся в нем информации в каждый моментпоступления импульса синхронизации.При Ч, = Ч,0 содержимое счет чика блокируется.Устройство формирования адресовработает следующим образом.Пусть необходимо сформироватьадреса матрицы, у которой начальный 2 адрес ( А ) равен 2, К 1 равно 8,К 2 равно 3, Ш 1 равен 2, Ш 2, равен 17,т.е. адреса элементов матрицы должныиметь следующее значение:2 4 6 8 10 12 14 16 ЗО 19 21 23 25 27 29 31 ЗЗ36 38 40 42 44 46 48501196867 Перед началом выполнения в процесссоре операций на вход устройства подается сигнал "Начальная установка",.который устанавливает на выходе триггера 10 нулевой сигнал, запрещающийобращение в ОЗУ,4с элемента И-ИЛИ 21 на регистр 27записывается новый адрес и начинаетформироваться следующий,С каждым приходом сигнала "ОтветОЗУ" содержимое счетчика 14 уменьшается на единицу, а в ОЗУ поступаютадреса, равные 2,4,6,8,10;12,14 и 16.Когда содержимое счетчика 14 становится равным единице, дешифратор 15сформировывает сигнал, по которомуустанавливается в единичное состояниевыход триггера 16,благодаря чему через блок элементов И-ИЛИ 30 на пер-вый вход сумматора 32 поступает=2,через блок. элементов И-ИЛИ 31на второй вход сумматора 32 поступает Ш 2=17, а на выходе сумматорасформируется адрес, равный 19,т.е. адрес начала следующей строки.1 С приходом сигнала "Ответ ОЗУ" содержимое сумматора 32 записывается в регистр 26 по управляющему сигналу с элемента И 20 и в регистр 27, в результате чего адрес первого элемента второй строки поступает на вход ОЗУ, в счетчик 14 вновь записывается содержимое регистра 12, т.е. К 1 .=8, счетчик 7 умень 1 пается на единицу и процесс формирования адресов для второй строки элементов матрйцы повторяется. Когда начинают формироваться адреса для третьей строки элементов матрицы, содержимое счетчика 7 становится равным единице. При формировании последнего адреса третьей строки элементов матрицы счетчик 14 также становится равньм единице. Таким образом, на элемент И-ИЛИ 9 с дешифратора 8 и 15 поступают единичные сигналы,а с приходом сигнала "Ответ ОЗУ" на выходе элемента И-ИЛИ 9 формируется единичный сигнал, устанавливающий триггер 10 в нулевое состояние. Причем сигнал с выхода триггера 10 запрещает прием адресов в ОЗУ и служит сигналом окончания формирования адресов для данной матрицы.1196867 Тстав инцюриация Составитель Г.Пономареварбак Техред Ж.Кастелевич Корректор М.Лемчик Редакто Филиал ППП "Патент", г. Ужгород, ул. Проек 4 каз 7565/48 Под ВН комитет по и откры 113035, кая набТираж 709ИИПИ Государственногоделам изобретенийМосква, Ж, Раушс исное СССР ий д. 4/5