Устройство для параллельного формирования адресов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) 1)4 С 06 Р 9/ ИЕ ИЗОБРЕТЕНИ РАЛЛЕЛЬНОГО к вычисбыть ис- вычислиуправлением оящей из мых бл сширение й устрой риг. Г ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(21) 4174092/24-24 (22) 04 .01,87 (46) 23.08.88, Бюл. Нф 31 (72) В.В,Есипов, Н.И.Захаревич и Н.Н.Ситников (53) 681,325(088,8) (56) Авторское свидетельство СССР У 1062703, кл. С 06 Р 9/36, 1982.Авторское свидетельство СССР У 1337898, кл. С 06 Р 9/36, 1985.ю гв ю(54) УСТРОЙСТВО ДЛЯ ПАФОРМИРОВАНИЯ АДРЕСОВ(57) Изобретение относитсялительной техникеи можетпользовано в параллельныхтельных системах с общими с основной памятью, соснескольких независимо адрков. Цель изобретения - раФункциональных возможност1418711 ства за счет обеспечения произвольного начального адреса и обеспече" фя возможности маскирования выдачи 1адресов. С этой целью устройство содержит регистры адреса 1, шага 2 и максимального 4 индекса, блок 3 запоминания индексов, сумматоры 5, схемы 6 сравнения, два элемента ИЛИ 7, 19, триггер 8 границы, группы 9 вы" ходных элементов И, буферные 10 регистры, сумматор 11 границы, коммутатОр 12, группы элементов И 13, 25 и ИЛИ 26, счетчики 14 и 15, дешифратор 16, регистр 17 маски, триггер 18, два элемента И 20 и 21, элемент Изобретение относится к вычисли.тельной технике и может быть использовано в параллельных вычислительныхсистемах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков.Целью изобретения является расширение функциональных возможностейустройства за счет обеспечения формирования произвольного начального адреса и обеспечения воэможности маскирования выдачи адресов.На фиг.1 приведена функциональнаясхема устройства на фиг.2 - то же,блоков запоминания индексов.Устройство содержит регистр 1 адреса регистр 2 шага, блок 3 запоминания индексов, регистр 4 максимального индекса, сумматоры 5, схемы 6сравнения, первый элемент ИЛИ 7, триг.гер 8 границы, группы выходных элементов И 9, буферные регистры 10, сумматор 11 границы, коммутатор 12, группу управляющих элементов И 13, два 25счетчика 14 и 15, дешифратор 16, регистр 17 маски, триггер 18, второйэлемент ИЛИ 19, два элемента И 20 и21, элемент НЕ 22, два элемента 23 и24 задержки, группы маскирующих эле,ментов И 25, группы элементов ИЛИ 26,элементы 27 И-НЕ,Информационные входы регистра 1адреса, регистра 2 шага и регистра 4максимального индекса являются соот 35ветственно входами начального 28 адре. НЕ 22, два элемента 23 и 24 задержки.и элементы И-НЕ 27. Значение шага индекса с регистра 2 шага подается наадресные входы блоков памяти, входящих в состав блока 3 запоминания индексов. Считанные значения индексовсуммируются. сумматорами 5 с начальным адресом, заданным на регистре 1адреса, или с адресом продолжения,поступающим с выхода коммутатора 12.Выборочное маскирование формируемыхадресов осуществляется кодом, хранящимся на регистре 17 маски, с помощью групп элементов И 25 и ИЛИ 26.1 з.п. ф"лы, 2 ил., 1 табл. 2са, шага индекса 29 н максимальногоиндекса 30 .устройства. Прямой выходтриггера 8 границы является выходом31 признака окончания формированияадресов устройства, выходы выходныхэлементов И групп 9 являются разрядами соответствующих адресных выходов32 устройства,Информационный вход регистра 17маски является входом 33 маски устройства, вторые входы элементов ИЛИвсех групп 26 подключены к входу 34запрещения маскирования устройства.Первый вход первого 20 элемента Иявляется входом 35 такта адресацииустройства. Выход второго элементаИЛИ 19 является выходом 36 признаканарушения границы адреса устройства.Вторые входы выходных элементов Ипервой группы 9 подключены к (х+2)-мвходам (=1,Г) выходных элементовИ всех групп 9, начиная со второй,и к входу 37 строба выдачи адресовустройства.Входы установки в "О" .регистра 1адреса, регистра 2 шага, регистра 4максимального индекса, триггера 8границы, буферных регистров 10, счет"чиков 14 и 15, регистра 17 маски итриггера 18 подключены к шине 38 установки в исходное состояние устройства. Синхровходы регистра 1 адреса,регистра 2 шага, регистра 4 максимального индекса и регистра 17 маскиподключены к первому синхровходу 393 141871 устройства. Синхровходы буферных ре - гистров 10 подключены к второму синхровходу 40 устройства. Выходы элементов И-НЕ 27 являются соответству 5 ющими выходами 41 признака выдачи устройства,Блок 3 запоминания индексов содержит группы 42 блоков памяти, причем адресные входы блоков памяти групп 42 подключены к адресному входу 43 блока 3, входы считывания бло-, ков памяти каждой группы 42 подключены к соответствующим входам считывания одноименной группы 44 блока 3. Выход 1-го (1=Т,З) блока памяти всех групп 42 подключен к 1-му ацресному выходу 45 блока 3.Устройство работает следующим образом.Предполагается хранение адресуемых данных в основной памяти вычисли-тельной системы в виде одномерного массива (вектора), причем соседние 25 элементы вектора имеют отличающиеся на единицу значения адреса, Основная память вычислительной системы состоит из Р (Р - целое число) блоков (Р = М . М), имеющих независимые ад ресные цепи одинаковой разрядки. Адреса элементов массива чередуются по , блокам основной памяти, т.е. номер блока основной памяти задается 1 оо Р 1 младшими разрядами адреса. Адреса ячеек основной памяти образуются путем суммирования начального адреса с последовательными значениями индекса, отличающимися на задан" ный шаг. Граница индекса (размер век тора) задается программно, Единственным ограничением является условие кратности границы шагу индекса. Устройство обеспечивает параллельную вы" дачу значений индекса с заданным ша гом.После установки устройства по шине 38 в исходное состояние происходит загрузка начального адреса на регистр 1 адреса, шага индекса, на регистр 2 шага и границы (максимального значения) индекса - на регистр 4 максимального индекса. В этом же такте выполняется запись кода маски на регистр 17 маски, разрядность которого равна М И.Значение шага индекса с регистра 2 шага подается в качестве адреса на адресные входы всех Р = М М блоков1442 памяти, входящих в состав блока 3 запоминания индексов.В блоках 42 записаны заранее вычисленные значения индексов для всех возможных значений шага (для нагляд - ности фактически хранимые двоичные коды преобразованы в десятичные и принято М = 1, И = Р), представленные в таблице. 1 цаг инНомер блока 421 2 3 4 декса(адресв блоках 42) 1 0 1 2 3 4 Р2 0 2 4 6 8 2(Р) 3 0 3 6 9 12 3(Р) 4 0 4 8 12 16 4(Р 1) 5 0 5 10 15 20 5 (Р) 0 1 21 31 41 1(Р) При подаче сигнала считывания навходы считывания всех блоков 42 памяти, блока запоминания индексов,на адресных выходах 45 блока 3 будутпараллельно считаны Р значений индексов с заданньм шагом,Рассмотренная ситуация соответствует крайнему случаю, когда блок 3содержит единственную группу блоков42 памяти (М = 1, 11 = Р). Следуетучитывать, что количество сумматоров5, схем 6 сравнения, буферных регистров 10, а также групп 9 выходных элементов И равны количеству одновременно считываемых индексов, т.е. количеству блоков 42 памяти, на которыеподается сигнал считывания в одномтакте.Структура предлагаемого устройства позволяет варьировать значения Ми И, оставляя Р = МИ постоянным,т.е. оптимизировать устройство покритерию "быстродействие/затраты аппаратуры". При увеличении М и:соответствующем. уменьшении И количествоблоков 5, 6, 9 и 1 О уменьшается,однако количество тактов считывания,которое потребуется для выработки50 5 14 всех Р индексов, растет, т.е; быстродействие устройства уменьшается, достигая н пределе, (при М = Р, Н1) быстродействия последовательного формирователя адресовСчитанные в одном такте Н значений индексов подаются на входы соответствующих сумматоров 5, которые осуществляют их сложение с начальным адресом, считанным с регистра 1 адреса через коммутатор 12. С выходов сумматоров 5 сформированные адреса поступают на соответствующие буферные регистры 10 и сравниваются схемами 6 сравнения со значением максимального адреса, полученным путем суммирования на сумматоре 11 границы содержимого регистра 4 максимального индекса с начальным адресом, записанным иа ре,гистре 1 адреса.Если равенство не запиксировано ни одной из схем 6 сравнения, то сфор. мйрованные адреса параллельно выдаются группами 9 выходных элементов И на соответствующие адресные 32 выхо" ды устройства и выполняется следующий такт формирования адресов.В случае если выполнены все М тактов цикла формирования адресов, а сравнения (достижения граничного адреса) не произошло, то значение максимального адреса, сформированного в данном цикле и записанного в Н-й буферный регистр 10, загружается через группу 13 управляющих элементов И по информационному входу во второй:счетчик 15.Одновременно устанавливается в единицу триггер 18, обеспечивая в дальнейших циклах формирования адресов подключение информационного выхода второго счетчика 15 к входам первого слагаемого сумматоров 5, за. мещая, таким образом, на этих входах начальный адрес. При достижении граничного адреса на каком-либо из буферных регистров 10 соответствующая схема 6 сравнения вырабатывает нулевой сигнал, блокирующий выдачу группами 9 выходных элементов И всех адресов, сформированных в данном такте и превосходящих граничный. Сам граничный адрес выдается. Одновременно, сигнал сравнения, пройдя через первый элемент ИЛИ 7, устанавливает триггер 8 границы в единицу, блокируя тем самым прохождение через первый 20 элемент 1811 б И дальнейших сигналов считывания насчетный вход первого 14 счетчика,Маскирование сформированных адресов реализуется следующим образом, БНулевое значение д-го разряда 1-йгруппы (1.=1,Б; 1=1,М) регистра 17маски задает маскирование -го адреса в 1-м такте цикла формированияадресов. При этом сигнал считыванияне поступает на -й блок 42 памяти1-й группы. На все входы -го элемента И-НЕ 27 поступают единичные значения, а на соответствующем выходе41 признака выдачи устройства устанавливается соответственно нулевоезначение. Это значение является при-.знаком, того, что информация на 1."мадресном выходе устройства не должнавосприниматься как сформированныйадрес и игнорируется. Если в последнем М-м такте цикла формирования адресов последний адрес замаскирован,т.е. Ы-й разряд М-й группы регистра 25 17 маски равен нулю, и граничный адрес не достигнут, то по отсутствиюсигнала считывания на Я-м входе М-й.группы блока 3 запоминания индексов,содержимое второго счетчика 15 автоЗ 0 матически получает приращение на Р.Запрет маскирования осуществляет.,ся подачей единичного сигнала на вторые входы элементов ИЛИ 26 всехгруппТаким образом, предлагаемое устройство обеспечивает параллельноеформирование адресов, отличающихсяна заданный шаг индексации и начинающихся с произвольного значения, 40 т,е. с адреса операнда в произвольном блоке основной памяти.Кроме того, предлагаемое устрой)ство обеспечивает возможность блокировки любого из формируемых адресов. В целом предлагаемое устройство обладает более широкими функциональными воэможностями, чем иэвест 1ное устройство. Формула изобретения 1. Устройство для параллельного формирования адресов, содержащее регистр адреса, регистр шага, блок запоминания индексов, регистр максимального индекса, М сумматоров (где Я- количество параляельно формируемых адресов), Ю схем сравнения, первый элемент ИЛИ, триггер границы и М7 14187 групп выходных элементов И причемЭ информационные входы регистра адреса, регистра шага и регистра максимального индекса подключены соответственно к входам начального адреса, шага ин 5 декса и максимального индекса устройства, выход 1-й схемы сравнения (1Г,Я) подключен к -м входам элементов И всех групп, начиная с (1+1)-й, и к 1-му входу первого элемента ИЛИ, выход которого подключен к входу установки в "1" триггера границы, прямой выход которого является выходом признака окончания формирования адре сов устройства, выходы выходных элементов И д-й группы являются соответствующими разрядами х-го адресного выхода устройства, о т л и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения произвольного начального адреса и обеспечения воз-. можности маскирования выдачи адресов, в него введены И буферных регистров, 25 сумматор границы, коммутатор, группа управляющих элементов И, два счетчика, дешифратор, регистр маски, триггер, второй элемент ИЛИ, два элемента задержки, М групп маскирующих рО элементов И (где М - количество тактов в одном цикле формирования адресов), М групп по Н элементов ИЛИ и Я . элементов И-НЕ,причем выход регистра адреса подключен к первому информационному входу коммутатора и к входу первого слагаемого сумматора границы, вход второго слагаемого которого подключен к выходу регистрамаксимального индекса, выход суммы 40 сумматора границы подключен к первым входам схем сравнения, второй вход ,ь-й схемы сравнения подключен к выходу 1-го буферного регистра, информационный вход которого подключен к выходу суммы -го сумматора, вход первого слагаемого которого подключен к 1-му адресному выходу блока запоминания индексов, разряды х-го адресчого выхода блока запоминания ин;дексовподключены к соответствующим входам 1-го элемента И-НЕ, входы второго слагаемого сумматоров подключены к выходу коммутатора, адресный ВхОд котОРОГО подключен к пря мому выходу триггера, вход установкив "1" которого подключен к входам элементов задержки, элемента НЕ и к выходу Н-го маскирующего элемента И 11 8М-й группы, адресный вход блока запоминания индексов подключен к выходурегистра шага, входы считывания 1-йгруппы Я=1,М) блока запоминания индексов подключены к выходам соответствующих маскирующих элементов И 1-йгруппы, первые входы которых подключены к 1-му выходу дешифратора, авторые - к выходам соответствующихэлементов ИЛИ 1-й группы, первыевходы которых подключены к соответствующим разрядам 1-й группы выхода регистра маски, информационный входкоторого является входом маски устройства, вторые входы элементов ИЛИвсех групп подключены к входу запрещения маскирования устройства, входдешифратора подключен к. выходу первого счетчика, счетный вход которогоподключен к выходу первого элементаИ, первый вход которого является входом такта адресации устройства, авторой подключен к инверсному выходутриггера границы и к первому входувторого элемента И, второй вход которого подключен к выходу элемента НЕ,выход второго элемента И подключенк входу увеличения на Р второго счетчика, разряды информационного входакоторого подключены к выходам соответствующих управляющих элементов Игруппы, первые входы которых подключены к соответствующим разрядам выхода Н-го буферного регистра, вторые входы управляющих элементов Игруппы подключены.к выходу первогоэлемента задержки, выход второго элемента задержки подключен к входу разрешения приема по информационномувходу второго счетчика, выход которого подключен к второму.информационному входу коммутатора, выходы переполнения сумматоров подключены к .соответствующим входам второго элемента ИЛИ, выход которого является выходом признака нарушения границы адресаустройства, (+1)-е входы выходныхэлементов И (1+1)-й группы (1=1,0-1)подключены к соответствующим разрядам выхода (+1)-го буферного регистра, первые входы выходных элементовИ первой группы подключены к соответствующим разрядам выхода первогобуферного регистра, вторые входывыходных элементов И первой группыподключены к (1+2)-м входам (1 Т,Г-Т).выходных элементов И всех групп,начиная с второй, и к входу стробаСоставитель А.Доброхотов Техред И.Верес К ректор А.Тяско дактор Г.Волкова Заказ 4154/ ираж 7 Подписноного комитета СССРний и открытийРаушская наб., д. 4/5 ВНИИ ПИ Государств делам изобре Москва, Ж1303 Проектная,жгород роизводственно-полиграфическое предприятие,з 14187 выдачи адресов устройства, входы установки в "0" регистра арреса, регистра шага, регистра максимального индекса, триггера границы, буферных регистров, счетчиков, регистра маски и триггера подключены к шине установки в исходное состояние устройства, синхровходы регистра адреса, регистра шага, регистра максимального индекса и регистра маски подключены к первому синхровходу устройства, синхровходы буферных регистров подключеНы к второму синхровходу устройства, выходы, элементов И-НЕ являются соответствующими выходами признака выдачи устройства,2,. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок запоминания индексов содержит М групп по Н блоков памяти, причем адресные входы блоков памяти групп подключены к адресному входу блока, входы считывания блоков памяти 1-й группы (1 щ 1,М) подключены к соответствующим входам считывания 1-й группы блока, выход д-го (д 1,Ю) блока памяти всех групп подключен к -му адресному выходу блока.