Устройство для формирования адресов памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 56027 9) 0 1 ф 1, узы ц ИСАНИЕ ИЗОБРЕТЕНИЯ ЬСТВУ Бюл, Ув и В.П ов(57) Изобретентельной техник ВАНИЯ АД ЛЯ ФО ся к вычисли быть исполь 3 ных системах работающихотно можеттизировкформац в авт зов дентификации Ю Сл ОСУДАРСТНЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ М АВТОРСКОМ,/ СВИ(56) АвторскоеВ 928358, кл. в реальном масштабе времени. Цель иэобретения - повышение быстродействия, Устройство содержит входной регистр 1, группу коммутаторов 2, -2 группу дешифраторов 3, -3 , кода адреса, сумматор 4, три триггера 5, 17, 18, два элемента И 6, 13, счетчик 7, дешифратор 8, мультиплексор 9, группу 10, -10 регистров, группу"элементов задержки 111-11 , элемент ИПИ 12,кфрегистр 14, группу схем 15, -15 срав нения, шифратор 16, элемент задержки 23. Указанная совокупность признаков позволяет достигнуть цели изобретения. 1 ил, 1 табл.1256027 Сигналы на выходе шифратора 16 Результат сравнения кодов знака с номером 1 2 3 4 5 Х 0 Х Х Х 1 1 0 Х Х1Х Х 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Х Х Х ЕстьХ Х ЗНет Х Х 4о Х Х 510 0 Х 6 О 0 К .-11(0 1 1 (К+1) юИзобретение относится к вычислительной технике и может быть использовано в автоматизированных системахидентификации информации, работающихв реальном масштабе времени и является усовершенствованием устройства поавт, св, У 928358.Цель изобретения - повышение быстродействия,На чертеже представлена структурная схема предлагаемого устройства,Предлагаемое устройство содержитвходной регистр 1, коммутаторы 2,-2,дешифраторы 3, -3 кода адреса, сумматор 4, триггер 5, элемент И 6, счет чик , дешифратор 8, мультиплексор 9,регистры 10 -10, элементы 11 -11задержки, элемент ИЛИ 12, элемент И13, регистр 14, схемы 15 -15 сравнения, шифратор 16, триггеры 17 и 18, 20входы 19-2 1, выход 22, элемент 23 задержки,Предлагаемое устройство работаетследующим образом,После включения триггер 5, счетчик 257, регистры 1, 10, -1 О и 14 находятся1в нулевом состоянии, а триггеры 17 иТак как записанный в регистр 1 код номера объекта не равен нулю, а Регистр 14 обнулен, то на выходах схем 15 -15 сравнения устанавливаетсякнулевой сигнал. Шифратор 16 преобразует результат сравнения в сигнал на втором выходе, который сбрасывает триггер 18 через элемент ИЛИ 12 в исходное состояние, разрешая прохождение следующего синхроимпульса через элемент И 6. 18 - в единичном состоянии. На вход21 устройства подается код номера информации (объекта), состоящий из Ккодов знаков (рангов). Сигнал началаформирования адреса подается на вход19 устройства и устанавливает триггер5 в единичное состояние, разрешая темсамым прохождение синхроимпульсов свхода 20 устройства через элемент И 6на счетный вход счетчика 7. Первыйсинхроимпульс, прошедший через элемент И 6, изменит содержимое счетчика7 и вызовет появление на первом выходе дешифратора 8 сигнала, по которомутриггер 18 перейдет в нулевое состояние, а в регистр 1 запишется код номера объекта, За время до следующегосинхроимпульса схемы 15,-15 сравнения сравнивают коды знаков, входящихв номер объекта, регистров 1 и 14.Результат сравнения шифратор 16 преобразует в код на первом выходе исигнал на втором выходе в соответствии с таблицей, где 0 - коды д-гознака не совпали, 1 - коды )-го знакасовпали, Х - результат сравнения безразличен. Второй синхроимпульс вызовет появление управляющего сигнала на втором выходе дешифратора 8, На коммутаторы 2,-2 и дешифраторы 3, -3 +, подаются коДы знаков (номеров ветвей). При этом с выходов коммутаторов 2 -2на дешифраторы 3, -Зщ подаются сигналы, обеспечивающие их работу, а с выхода дешифратора 3, на сумматор 4 подается начальный адрес А 1, соответствующий коду первого знака (номеру ветви6027 4образует результат сравнения (см.таблицу) в код 4, , сигнал на второмвыходе отсутствует.Триггер 18 нулевым сигналом напрямом выходе запрещает прохождениеследующего синхроимпульса через элемент И 6 и разрешает сигналом с инверсного выхода прохождение второгосинхроимпульса через элемент И 13 навход записи счетчика 7, В счетчик 7с информационного входа записываетсякод с первого выхода шифратора 16,Трчггер 17 устанавливается в нулевоесостояние. На дешифраторы 3, -3 управляющий сигнал не поступает, так как дешифратор 8 выключен нулевым сигналом с выхода триггера 17, поданным на его информационный вход. С выхода счетчика 7 код шифратора 16 по дается на управляющий вход мультиплексора 9. Мультиплексор 9 вьдает на выходе содержимое регистра 10, которое подается на сумматор 4. Таким образом, в сумматор 4 записан начальный адрес АЗ, соответствующий номеру ветви третьего уровня, вычисленной еще в предьдущем цикле. Следующий знак в номере объекта, отличен от знака в номере объекта предьдущего цикла, поэтому сигналом с элемента 23 задержки триггер 18 устанавливается в исходное состояние, разрешая прохождение последующих синхроимпульсов через элемент И 6 на счетный вход счетчика 7, По третьему синхроимпульсу триггер 17 переходит в исходное состояние и включает дешифратор 8, с пятого выхода которого управляющий сигнал поступает на дешифратор 3 С выхода дешифратора 3 на сумматор 4 подается число дВ 4. В сумматоре 4 начальный адрес объекта четвертого ранга В 4 = АЗ + 6 В 4 образуется уже после третьего синхроимпульса. Устройство для формирования адресов памяти по авт. св. Р 928358, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены К схем сравнения ( к - количество рангов адресной информации), шифратор, группу из К регистров, группу иэ к элементов задержки, регистр, мультиплексор, второй и третий триггеры, элемент задержки, второй эле 3 125первого уровня). По третьему синхроимпульсу с выхода дешифратора 3 насумматор 4 подается число АА 2, В сумматоре 4 образуется начальный адрес,соответствующий номеру ветви второгоуровня А 2 = А 1 + 4 А 2, С выхода сумматора число А 2 подается на информационные входы регистров 10, -10 и припоступлении сигнала, с третьего выходадешифратора 8, задержанного элементом 1 О11 задержки, записывается в регистр10, . По следующему синхроимпульсу свыхода дешифратора 35 на сумматор 4подается число ь АЗ, В сумматоре 4 образуется начальный адрес,соответствующий. номеру ветви второго уровня АЗ= А 2 + лАЗ, С выхода сумматора числоАЗ записывается по сигналу с ( к + .1)- го выхода дешифратора 8 в регистр 10 к.По завершении преобразования кода 20номера объекта на выходе 22 устройства устанавливается соответствующийначальный адрес, а на выходе перепойнения счетчика появится сигнал, покоторому триггер 5 устанавливается 25в исходное, нулевое состояние и в регистр 14 переписывается содержимоерегистра 1,. Устройство готово к формированиюадреса по следующему коду номера объ-З 0екта.Исходное состояние регистров длявторого и последующих циклов формирования адреса следующее,В регистры 1 и 14 записан код но 35мера объекта предьдущего цикла, а врегистры 10 -10 - соответствующиекначальные адреса, вычисленные в предыдущем цикле,Работу устройства для второго и40последующих циклов формирования адреса рассмотрим на примере формированияадреса объекта 4-го ранга (т, е, номер объекта состоит из четырех знаков, например а, а , а , Ь ) по коду 45номера объекта, который до третьего Ф о р м у л а и э о б р е т е н и язнака включительно совпадает с кодомномера объекта предыдущего цикла -аа а 5 а , записанного в регистр 14.По первому синхроимпульсу на пер 50вом выходе дешифратора 8 появляетсясигнал, по которому триггер 18 устанавлива тся в нулевое состояние, а врегистр 1 записывается код номераобъекта а аазЬ . На выходах всех1.2 Э 4 55схем сравнения устанавливается сигнал "1"., а на выходе схемы 15 сравнения - сигнал "0". Шифратор 16 пре- мент И и элемент ИЛИ, причем вход ус1256027 Составитель Ю,Ланцов .Техред Л.Сердюкова Корректор В.Синицкая Редактор С,Патрушева Заказ 4824/48 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1 13035, Москва, Ж, Раушская наб., д, 4/5Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4 тановки в "О" первого триггера соединен с выходом переполнения счетчика, информационный вход которого соединен с первым выходом шифратора, второй выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента задержки, вход которого соединен с выходом второго элемента И, входом записи11 1 счетчика и входом установки в О второго триггера, вход установки в "1" которого соединен с выходом первого элемента И, информационный выход счетчика соединен с управляющим входом мультиплексора, стробирующий вход которого соединен с прямым выхо.дом третьего триггера и первым входом второго элемента И, второй и третий входы которого соединены соответственно с выходом первого триггера и входом синхронизации устройства, вЫход элемента ИЛИ соединен с входом установки в "О" третьего триггера, инверсный выход которого соединен с тре тьим входом первого элемента И,"вход установки в "1" третьего триггера соединен с первым выходом дешифратора, выход второго триггера - со стробирующим входом дешифратора, с третье-. го по (К+ 1)-й выходы которого соединены с входами соответственно с первого по.К -й элементов задержки группы, выходы которых соединены с входами записи одноименных регистров группы, информационные входы которых соединены с выходом сумматора, (К+1)-й вход которого соединен с выходом мультиплексора, с первого по К -й информационные входы которого соединены с выходами одноименных регистров группы, с первого по К -й выходы входного регистра соединены с первыми входами одноименных схем сравнения группы и с одноименными информационными входами регистра, с первого по К -й выходы которого соединены с вторыми входами одноименных схем сравнения группы, выходы к торых соединены с одноименными входами шифратора.