G11C 8/06 — устройства адресного интерфейса, например адресные буферы,

Номер патента: 330487

Опубликовано: 01.01.1972

Авторы: Белоусов, Валаболин, Зас, Скибин

МПК: G11C 8/06

Метки: адресных, выбора, шин

...8 поступают на двигатель 22, когорый перемещает щетки 43 декадного коммутатора 21. При этом с ламелей 35 последнего ряда коммутатора поступают сигналы на вход кодовых схем совпадения б, 7.На другие входы схем совпадения б и 7 кодирующим устройством 3 задаются коды, соответствующие начальному и кочечному положениям декадного коммутатора что соответствует десяткам начала и конца выбираемых шпн из их общего числа. При установке щеток 43 декадного коммутатора в положение, соответствующее заданному кодирующим устройством 3, на выходе схемы совпадения б появляется сигнал, который подается на вход схемы совпадения 4, в кодирующее устройство 3 и на вход 37 ключа 9. По этому сигналу ключ 9 размыкается, а кодирующее устройство устанавливает...

Номер патента: 377869

Опубликовано: 01.01.1973

Авторы: Иванчихин, Чернышев, Чухриенко

МПК: G11C 8/06

Метки: выборки, формирователь

...хема о мп ователя ток13, 14 соответственно и разрядных диодов 15, 16 соответственно, подключенных анодами к эмиттерам соответствующих транзисторов 11, 12. Коллекторная нагрузка 17 транзистора 11 подключена к общей шине 18 формирователя, эмиттер этого транзистора подключен к минусу второго источника питания, а коллектор - подключен к выходу формирователя, сигнал с которого поступает в нагрузку,Формирователь тока выборки работает следующим образом,В статическом состоянии, т, е, при отсутствии сигналов выборки, когда потенциал точки 6, определяемый исходным состоянием выходного каскада логической схемы управления, высокий, транзистор 2 находится в режиме насыщения. Составной транзистор 11 - 12 находится в режиме отсечки, что...

Номер патента: 443483

Опубликовано: 15.09.1974

Автор: Дубильер

МПК: G11C 8/06

Метки: аналого-цифрового, поразрядного, преобразователя, развертывающий, регистр, уравновешивания

...и 7 при выходе из насыщения в режим отсечки не бесконечно мало, процесс закрытия элементов 1, 4 и 7 будет растянут во времени.Возрастающий потенциал логической 1 с выхода элемента 7 в какой-то момент прекращает процесс закрытия элемента 1 и начинает его открывать. Бремя, в течение которого проходит этот процесс, зависит от индивидуальных свойств транзисторов элементов 1 и 7 и не является определяющим. К концу этих переходных процессов элемент 1 открывается, его транзистор входит в режим насьпцения и на его выходе будет логический О, При этом элемент И 13 старшего разряда открывается от поступления двух логических нулей па выходах открытого элемента 2 и открыьшегося элемента 1.Конец прохождения импульса пуск создает условие для закрытия...

Номер патента: 478359

Опубликовано: 25.07.1975

Авторы: Браго, Брязгин

МПК: G11C 8/06

Метки: вычислительное, гистограмм, накопления

...которого, в свою очередь, гоедд 1 пмн с адресным запоминаюшим уотройс гьоы О.Бпок 2 формирования числа связа с бпоком сравнения 3, Блок управпедия 7 сое-.динен с блоками 1, 5, 2, и 3.Устройство рабо 1 ает спедуюшм образол 1, 1 о команде, поступающейз бпока упиь пения 7, в блоке сжатия информанипроизводится прием очередного ьходно 1 о чиспа, Блок сжатия образует число, ра- ., ное .остагку от депеия входного чи пана образующий м югочлен, Это число пос-тупает на блок ф нормирования адреса 5,причем часть ра: )ядов его в блоке отбрас ывается.Разрядность при этом выбирается изусловия.р= 86 у КМ, где;р - разрядность авреса,К - коэффициент (К = 0,7-0,9),М - объем поля накапливаемых, величин.По полученному таким образом в бло- щке формирования...

Номер патента: 486370

Опубликовано: 30.09.1975

Авторы: Гутин, Мезенцев

МПК: G11C 8/06

Метки: адресное

...входы ключей соединены с соответствующими выходами дешифратора шин смещения.Схема предложечного устройства изобр а- жана на чертеже.,В устройство вхадят адресный дешифратор, выполненный в виде трансформаторных матриц 1 (для простоты показаны только две матрицы) на ферритовых элементах с прямоугольной петлей гистерезиса 2, прошитых шарипами смещения 3, дешифратор шин смещения 4, ключи 5 и дроссель 6, Шины смещения соединены с ключами и через дроссель подключены к истоннику смещения.5 В исходном состоянии ток смещения протекает через дроссель 6, шину смещения 3 и ключ 5 первой трансфарматорной матрицы 1. Шины омещения 3 переключаются ключами 5, управляемыми дешифратором шин 10 смещения 4 при обращениях по адресам, относящимся к...

Номер патента: 493805

Опубликовано: 30.11.1975

Авторы: Воробьев, Трофимов

МПК: G11C 19/00, G11C 8/06

Метки: буферное, запоминающее

...состояние счетчика. С приходом информации 1 по шине 4 она поступает на вход устройства 2 ввода. Одновременно по шине 14 записи приходит сигнал записи, он воздействует на формирователь 13 одиночных импульсов, который вырабатывает один импульс, синхронизированный с импульсами второго такта по шине 16.Этот импульс, пройдя элемент ИЛИ 12, поступает на вход счетчика 10, изменяя его фазовое состояние, по отношению к нулевому. Теперь оба разряда 24, 25 переходят в единичное состояние через три импульса первого такта (четвертый импульс - это импульс формирователя). При переходе разрядов 24, 25 в состояние 1 срабатывает элемент И 9 и сигнал с его выхода поступает на входы элементов И 7 и 8. На другие входы этих схем подаются сигналы из блока...

Номер патента: 503291

Опубликовано: 15.02.1976

Авторы: Иванов, Яковенко

МПК: G11C 11/42, G11C 8/06

Метки: адресное, оптическое

...собой транс паранты с прозрачными и непрозрачнымиучастками. Структура растровых фильтров и фильтр-маски имеет периодический характер. Совокупность прозрачного и непрозрачного участ:;а определяет период фильтра Т.15 Число прозрачных и непрозрачных участковв любом фильтре определяется формулойЯ - 2 с-, 13 где У - число прозрачных и непрозрачных 20 участков в фильтре;п - число входных сигналов.В описываемом устройстве п=3, следовательно Л=16.При формировании фильтров 1 - 3 в ра стровой структуре каждого фильтра необходимы локальные нарушения периодичности, т, е. одна последовательность чередующихся прозрачных и непрозрачных участков сдвинута относительно другой на величину Т)2.30 Число периодов фильтра, после которыхИЮ В503291 Таблица...

Номер патента: 515153

Опубликовано: 25.05.1976

Авторы: Кадышев, Лаврентьев, Тимофеев, Шумилов

МПК: G11C 7/00, G11C 8/06

Метки: адресным, блоком, памяти

...предлагаемого устройства.Вход адресного дешифратора 1 соединен с одним из выходов блока 2 местного управления, в выходы подключены к входам формирователей 3 числовых токов, источник питания 4 соединен с одним из входов делителя напряжения 5, другой вход которого подключен к выходу блока местного управления, а выход делителя напряжения соединен с вторыми входами формирователей числовых токов.Устройство для управления адресным блс ком памяти работает следующим образом. Блок 2 местного управления выдает импульс разрешения на дешифратор 1 и управляет делителем напряжения 5 твк, чтобы на его выходе был высокий уровень напряжения. На выходе дешифраторв 1 с номером, соответствующим коду адреса, возникает управляющий сигнал, который...

Номер патента: 676193

Опубликовано: 25.07.1979

Автор: Майкл

МПК: G11C 8/06

Метки: адресации, блоков, памяти

...регистров 6 и 9 соответственно.Регистр 2 связан с блоком 18 для двунаправленной передачи информации. На фиг. 1 показаны сигналы, обозначенные как ЯМК, ЯМК , дМР и 1 МК . Сигнал ЯМКпоявляется в ответ на сигнал ЯМК. Каждый иэ других сигналов обеспе" чивается за счет программного управления. Сигнал ЯМК используется для того, чтобы передавать содержание регистра 2 в регистры 12 и 15, сигнал 1 МК используется для того, чтобы передавать содержание регистров 12 и 15 в регистр 2, и сигнал Л 4 Р используется для того, чтобы передавать содержание регистров 12 и 15 в регистры 6 и 9.Содержание регистров 12 и 15 передается в регистры 6 и 9 соответственно в ответ на сигнал ЯМКи ЮМР. Содержание регистров 6 и 9, таким образом, используется для того,...

Номер патента: 769619

Опубликовано: 07.10.1980

Автор: Митрофанов

МПК: G11C 8/06

Метки: адресных, сигналов, формирования

...из накопителя 1 информацию в регистры 2 - 8 и устанавливает в нуль регистр 11. Во втором такте на вход арифметического блока 9 подается содержимое регистра 4 и адрес операнда с шин 16, и устанавливается, что адрес операнда меньше адреса конечной границы массива, результат засылается в первый разряд регистра 11, В третьем такте подается на вход арифметического блока 9 адрес операнда с шин 16 и содержимое регистра 3, и устанавливается, что адрес операнда больше адреса начальной границы массива, результат засылается во второй разряд регистра 11. В четвертом такте на вход арифметического блока 9 подается содержимое регистра 6 и адрес операнда с шин 16, и устанавливается, что адрес операнда меньше адреса конечной границы массива во...

Номер патента: 1244717

Опубликовано: 15.07.1986

Автор: Лупиков

МПК: G11C 8/06

Метки: адресных, буферной, памяти, сигналов, формирователь

...управляющий выход 20 каждогомодуля, кроме последнего, соединяется с третьим управляющим входом 14последующего модуля. Четвертый управляющий выход 21 каждого модуля, кромепоследнего., соединяется с четвертымуправляющим входом 15 последующегомодуля . Коммутатор 13 всех модулей,кроме последнего, устанавливаетсяв такое положение, при котором к выходу коммутатора 13 подключается выходной сигнал триггера 8. В такое жеположение устанавливается коммута-.тор 13 и в последнем модуле в томслучае, если его разрядность полностьюйспользуется для адресации ячеекбуферной памяти. Если это условиене выполняется, то коммутатор 13устанавливается в положение, прикотором на его выходе присутствуетсигнал одного соответствующего разряда. счетчика...

Номер патента: 1399814

Опубликовано: 30.05.1988

Авторы: Вяземский, Холуянов

МПК: G11C 8/06

Метки: адресации, буферной, памяти

...а код Ом = 000000, Это объясняется тем, что разряд 2 кода часов изменяется не по двоичному закону. Поэтому для устранения ошибки в адресации изменение разряда 2 кода часов должно быть с необходимостью модифицированно, т.е. приведено к чисто двоичному закону, Таким образом,для принятого объема памяти продолжительность полного цикла изменениязначений Оч, О и Р составляет 48 ч.Устройство работает следующим образом.5На шину 7 поступают импульсы с периодом Т = 1 с от внешнего эталона. Как было принято выше младший разряд кода адреса (разряд 2 счетчика 1) меняется каждые 15 с, поэто му изменение двух старших разрядов счетчика 1 происходит по двоичному закону, по которому изменяются и младшие разряды счетчика 2 (графы 5 и 6 таблицы), Поэтому...

Номер патента: 1510009

Опубликовано: 23.09.1989

Авторы: Гаврилов, Товба

МПК: G11C 11/4093, G11C 8/06

Метки: адресов, буферной, памяти, формирования

...согласования задержки входной и выходной информации, принимаемой и передаваемой из буферной памяти,В циклах приема сумматор 8 состояниесчетчика 6 уменьшает на 1, в циклахпередачи увеличивает на 1.На Фиг.2 привецена временная диаграмма работы устройства. Каждыйканальный интервал делится на четыре цикла обращения к блоку 1 памяти - чтение, запись, чтение, запись(первые дна обращения при приеме,вторые при передаче).В таблице приведен пример операции арифметика-логических блоков приразличных состояниях,входов 14 и 15,на которые поступают разряды принимаемых и передаваемых данных, определяющих код информации, Формирование текущих адресов осуществляет блок, который в циклахприема выполняет операцию С-В, гдеС - состояние выхода 18 счетчика...

Номер патента: 1587581

Опубликовано: 23.08.1990

Автор: Гаврилов

МПК: G11C 8/06

Метки: адресов, буферной, памяти, формирования

...пакета сообщения, начинающегося кодом Начало и заканчивающегося кодом Конец устройство в соответствующем канале обеспечивает последовательное увеличение текущего адреса на единицу. При поступлении кода Начало устройство формирует код О, при поступлении первого слова сообщения - код 1, при поступлении второго слова сообщения - код 2 и т.д.При передаче пакета сообщения устройство последовательно увеличивает значение текущего адреса на единицу для соответствующего канала. Передача кода Конец вызывает инициализацию текущего адреса путем разрешения записи в блок 1 памяти состояния счетчика 5,В режиме передачи команд после вывода одной команды изменение текущего адреса для соответствующего канала. не производится. А в буферной памяти...