Патенты с меткой «адресов»

Номер патента: 732873

Опубликовано: 05.05.1980

Авторы: Грузнов, Дроздов, Карпычев, Кутьин

МПК: G06F 9/20

Метки: адресов, датчиков, формирования

...являющийся сигналом ВМ о записи оче 34редного сообщения в выходной регистр19. Получив этот сигнал, ВМ осуществляет перезапись содержимого выходногорегистра 19 в свою оперативную памятьи переводит его в нулевое состояние.При необходимости принудительногоопроса одного или группы датчиков наинформационный вход 13 устройства отВМ приходит сначала код начального адреса, соответствующий первому из группы опрашиваемых датчиков. В рассматриваемом режиме элемент И 11 открыт,и код запоминается регистром 2. ЭлементИ 10 закрыт и поэтому код начальногоадреса на регистр 3 конечного адреса непроходит. Элемент ИЛИ 12 по принятому коду формирует импульс, которыйвключает в работу реле 1 времени,которое удерживает в открытом состоянии элемент И 11 и в...

Номер патента: 739533

Опубликовано: 05.06.1980

Авторы: Коновалов, Шаленинов

МПК: G06F 9/00

Метки: адресов, датчиков, программное, формирования

...указаннымрядом с этим элементом в круглыхскобках, ЗатеМ рядом с каждой вершиной графа указывают номера ячейкипамяти соседней справа вершины. Если 15канал или узел являются крайне пра ными, то рядом .с ними указывают также номер ячейки памяти, соответствующей крайнему левому элементу, относящемуся к тому же узлу (числа вквадратных скобках). Кроме того, 20 рядом с узлами ставят второе число,равное номеру ячейки памяти, соответствующей элементу графа, на который показывает в исходном состоянии указатель спуска, выходящий иэ 5(данного узла (числа после запятой нквадратных скобках).Пример записи графа фиг. 3 нпамяти и регистрах хранения информации показан на фиг, 2, Если каЗО 35 40 45 5 О 55 60 65 кой-либо ячейке памяти соответствует канал то...

Номер патента: 744722

Опубликовано: 30.06.1980

Авторы: Кассихин, Люмаров

МПК: G11C 8/00

Метки: адресов, блоков, выборки, памяти

...адресные шины 18 и 9 каждого адресного формирователя 1 за пределами цикла памяти заряжены до уровня1 п -о МОП.транзисторами 5 и 8, где и - напряжение питания стока, 0 о - пороговое на прякенйе МОП.транзисторов обогащенного типа. Первым сигналом временной диаграммы фиг. 2) является сигнал предварительного заряда по первой тактовой шине 12, имеющей форму импульса с амплитудой .)с. На входных адресных шинах 20 в начале предварительного заряда и в течение всего времени предварительного заряда должен бытьустановившийся, адрес. По сигналу 12 по первой тактовой шине уровень сигнала 13 по второй тактовой шине понижается до уровня земли О и выходные адресные шины 18 н 19 отключаются от шины питания Ца МОП-транзисторы 6 н 9 вводятся в...

Номер патента: 748506

Опубликовано: 15.07.1980

Авторы: Гласко, Киселев, Култыгин, Степанов, Тарасов

МПК: G11C 8/00

Метки: адресов, блоков, выборки, памяти, постоянной

...элемен Ота связи между выходной шиной второйгруппы и второй входной шиной каждойпары входных шин, а знак "-" - наличие .резистивного элемента связимежду выходной шиной второй группы и 45первой входной шиной каждой пары входйых шин,Рассмотрим работу устройства выборки адресов (см. фиг. 1) при наличии диодного блока памяти 53, содер Ожащего 4 координаты. Х й 4 координаты У, что соответствует наличию 16 .адресов в блоке памяти ЬЗ.Пусть на входы формирователей 37-40и одновременно на входы формировате- улей 45-.48 подан код, соответствующийодной из строк матрицы Адамара, например, код 1111.Так как формирователи 37-40 би"йолярные, что означает наличие на одном выходе такого формирователя по-тенциала +Е, а на другом - потенциа"ла...

Номер патента: 765805

Опубликовано: 23.09.1980

Авторы: Назаров, Тафинцев, Титов

МПК: G06F 9/36

Метки: адресов, динамического, преобразования

...на блок сравнения 4, Одновременно пара (5; р)с поступает на дополнительную схему сравнения 15, где сравнивается с содержиьым регистра 17, хранящего пару (5,р) с- ,т.е математический адрес сегмента и страницы по предыдущему обращению (момент времени с - 1). Пусть (5,р)с = (5,р)с тогда с выхода дополнительнойсхемы сравнения 15 в БМУ поступит сигнал свидетельствующий о том, что предыдущее обращение было к той же самой странице,что и текущее, Так как в этом случае в предыдущем цикле в регистре 19 был запомнен адрес требуемой физической страницы, то БМУ 14 вырабатывает управляющий сигнал, поступающий на управляющий вход седьмого блока элементов И 20, в результате чего код адреса Физической страницы поступает с регистра 19 черезседьмой блок...

Номер патента: 809180

Опубликовано: 28.02.1981

Автор: Коновалов

МПК: G06F 9/00

Метки: адресов, датчиковмногоканальной, дляформирования, измерительной, программное, системы

...выходы регистра номера канала соответственно подключены к входам Останов и Запуск блока управления, управляющий вхо счетчика соединен со входом Изменение коэффициента деления устройства.На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - граф опроса датчиков.Программное устройство для формирования адресов датчиков многоканальной измерительной системы содержит блок 1 основной памяти, блок 2 вспомогательной памяти, счетчик 3, регистр 4 номера канала, сумматор 5, регистр 6 адреса, первый 7 и второй 8 информационные регистры, схема 9 сравнения, дополнительный счетчик 10, блок 11 управления, тактовый генератор 12, граф опроса датчиков, содержащий узлы 13 и конечные вершины 14.Устройство работает следующим образом.В блоки...

Номер патента: 809357

Опубликовано: 28.02.1981

Авторы: Букчин, Червякова

МПК: G11C 8/00, G11C 8/10

Метки: адресов, блок, выборки, запоминающегоустройства

...младшие разряды а счетчика 1позиций и ьщадшие разряды Ь счетчика 2 строк можно подать в регистр 4буферной памяти без преобразования,т.е. разряды а и Ь входного кода являются составной частью разрядов х выходного кода. Остается преобразовать пять разрядов в четыре разряда. Для. этого. старшие три разряда счетчика 1 позиций и старшие два разряда счетчика 2 строк подаются на вход преобразователя 3, с выхода которого четыре преобразованных разряда поступают в регистр 4 адреса буферной памяти.ПреобразователЬ работает следующим образом.Так как разряды (а+1)-(а+3) принимают пять состояний (от О до 4), а разряды (Ь+1) и (Ь+2) - три состояния (от 0 до 2), то можно записать таблицу состояний для данного преобразователя: Входные коды Выходные коды...

Номер патента: 875382

Опубликовано: 23.10.1981

Авторы: Каминский, Сыров

МПК: G06F 9/20

Метки: адресов, формирования

...вторгруппы, группа выходов каждого дешифртора второй группы соединена с соответствующим входом каждого элементаИЛИ группы, выходы элементов ИЛИ группы соединены с группой информационнывходов выходного регистра,На чертеже представлена структурная схема устройства.Устройство содержит входной регистр 1., дешифраторы 2 первой группы, схемы 3 сравнения группы, дешифраторы 4 второй группы, элементы ИЛИ 5 группы, выходной регистр 6, группу входов 7 условий устройства.Устройство работает следующим образом.Соответствующие разряды регистра 1 в очередном такте работы устройст+ ва заполняются полями кодов условий и полями-указателями изменения адреса микрокоманды. Поля кодов условий указывают условия ветвления, а поля-указатели изменение адреса...

Номер патента: 888121

Опубликовано: 07.12.1981

Авторы: Дворецкий, Назьмов

МПК: G06F 9/32

Метки: адресов, исполнительных, формирования

...кода младших разрядов регистра 1 с нулем, соответственно блок элементов ИЛИ 12 осуществляет логическое сложение кода старшихразрядов регистра 1 с нулем. еТаким образом, значение индексапоявляется на выходах сумматора 5 иблока элементов ИЛИ 12 без изменения.Далее в сумматоре 6 происходитарифметическое сложение значения 5младших разрядов индекса и относительно адреса (смещения ), поступающегоиз регистра 10 через коммутатор 7на вторую группу входов сумматора 6,после чего сформированный адрес фик- Зфсируется в регистрах 8, 9.Аналогично работает устройство,когда в команде присутствует лишьодин признак базирования. В этомслучае управляющий сигнал поступаеттолько на вход 16 устройства, подключая коммутатор 4 и блок элементовИ 14.При...

Номер патента: 903878

Опубликовано: 07.02.1982

Авторы: Заблоцкий, Лопато, Цесин

МПК: G06F 9/36

Метки: адресов, динамического, преобразования

...элемента ИЛИ соединен с выходом третьего элемента И, выход седьмого элемента ИЛИ соединен с пятым выходом блока и с первым входом восьмого элемента ИЛИ, выход четвертого элемента И соединен с третьим выходом блока, выход девятого элемента ИЛИ соеди" нен с четвертым выходом второй группы выходов блока, пятый выход второй группы выходов блока соеди,нен с первым входом первого элемента ИЛИ, первый и второй выходы седь" мого и девятого элементов ИЛИ соединены соответственно с первым и четвертым входами группы входов блока, второй вход восьмого элемента ИЛИ соединен с выходом девятого элемента И, выход пятого элемента ИЛИ соединен с шестым выходом блока, выход шестого элемента И соединен с седьмым выходом блока и с шестым выходом второй...

Номер патента: 922763

Опубликовано: 23.04.1982

Авторы: Никонов, Шемаров

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...сигнал занесения в регистр 6на шестом выходе блока 1 управленияи сигнал восстановления счетчика2 на первом выходе блока 1 управления при сигнале на четвертом выходеблока 1 управления равному логическому нулю. в результате чего в 1 -омразряде счетчика 2 восстанавливаетсязначение логической единицы, а позаднему Фронту сигнала на шестом выходе блока 1 управления в регистр 6заносится адрес второго операндаи-ой пары, В первой половине пятого такта вырабатывается сигнал натретьем выходе блока 1 управления,по которому в счетчик 2 добавляется.единица и тем самым адресуется11-ая пара операндов, а во второй половине вырабатывается сигнал на первом выходе блока 1 управлений, присигнале на четвертом выходе блока 1управления, равному логическому...

Номер патента: 924709

Опубликовано: 30.04.1982

Авторы: Агеев, Гаврилов, Нестеров, Тимофеев

МПК: G06F 17/14, G06F 9/34

Метки: адресов, формирования

...записан код 1000, т.е. первый адрес второго операнда.При поступлении второго тактового импульса снова происходит сложение содержимого регистров 1 и 3. В регистр 1 и регистр 9 запишется код 0100, т.е. второй адрес первого операнда и т.д. В регистре 9 Формируется последовательность адресов первого и второго операндов, а регистр 8 остается в нулевом состоянии (табл.1), При Формировании на выходе блока 7 кода 1111 срабатывает элемент И 10, на выходе которого появляется единичный потенциал. При этом регистр 1 и регистр 2 устанавливаются в нулевое состояние, единица в регистре 3 сдвигается влево на один разряд, а единица в регистре 4 - вправо на. один разряд, Регистры 8 и 9 устанавливаются в нулевое состояние, т.е.в них фиксируются первый...

Номер патента: 928358

Опубликовано: 15.05.1982

Авторы: Глущенко, Мазуров

МПК: G06F 9/36

Метки: адресов, памяти, формирования

...кода служит дляпреобразования кода номера ветви второго уровня М 2 в число А А 2, необходимое для получения начального адресаучастка памяти, отведенного для хранения информации об объектам, х -го ранга, принадлежащих данной ветви, Полученное число ь А 2 подается на вход сумматора 10.На входы коммутатора 4 подаются коды номеров ветвей второго уровня М 2 исигналы с выхода коммутатора 3. В коммутаторе 4 вырабатывается сигнал, который подается на вход дешифратора кодаадреса и обеспечивает его работу.Дешифратор 8 служит для преобразования кода номера ветви третьего уровняк число ь А 3, используемое для получения начального адреса участка памяти,отведенного для данной ветви. Полученное число ь А 3 подается на вход сумматора 10.На входы...

Номер патента: 932496

Опубликовано: 30.05.1982

Авторы: Дворецкий, Смирнов

МПК: G06F 9/32

Метки: адресов, табличных, формирования, функций

...может быть выполнен, вапример, на триггерах, как рвверсввный счетчик, у которого первыйуправляввай вход - вход +1, втаройуправля 3 саай вход - вход ф+2 ф, а треЮРипеаиб щ дСчетчик адреса обеспечивает прием; информации по одному вз двух щаравленвй: или с адресных входов 12 устройсява, ипв с выходов сумматора, т. а счетчик 8 адреса может работать как регнстр,Регистр сдвща может быть построен,юнример, на тратерах, вж на элемевтах И, но в последнем случае ва его ивхсаах необходмо поставить схемы сфцамятыоф, так как сумматор 3 прадпо-.лагается комбинационного типа.Рассматрюаем работу устройства Формврования исполнительных адресов табличных функций ва пратера реалюацввфункции с монотонно убывакаем модулемпроизводной.В исходном состоянии...

Номер патента: 953668

Опубликовано: 23.08.1982

Автор: Энтин

МПК: G11C 8/00

Метки: адресов, выборки

...16. Нагрузка 17 устройства подключена к эмиттеру выходного транзистора 4.Транзисторы 18 нагрузки 17 служат для коммутации шин выборки,Устройство содержит также развязывающий конденсатор 19,В цепи источника напряжения смещения 12 могут быть включены последовательно обмотки смещения нескольких ферритовых сердечников, аналогичных. сердечнику 7, и несколько катушек 11 индуктивности, Первая 20 и вторая 21 шины питания подключаются к источникам напряжения +Е,1 и +Е (не показаны) . Устройство работает следующим образом.В исходном состоянии входной тран зистор 1, выходной транзистор 4 и диоды 5,6 .и 13 находятся в закрытом состоянии, через первую обмотку 8Ф ферритового сердечника 7 протекает постоянный ток смещения.При появлении на входе...

Номер патента: 966695

Опубликовано: 15.10.1982

Авторы: Заблоцкий, Цесин

МПК: G06F 9/36

Метки: адреса, адресов, дисках, логических, магнитных, памяти, трансляции

...выход второго сдвигающего 1 фрегистра соединен с первым входом блокаэлементов И, управляющие входы сдвигающих регистров, коммутатора и второй входблока элементов И являются третьим входом узла, вторым выходом которого явля-щются выход элемента ИЛИ, входы которого соединены с выходом посЛеднего элемента И и с выходами знакового разрядавычитателей, входы уменьшаемого которых соединены с выходами регистров, чет.двертым входом узла являются входы вычитаемого вычитателей,На фиг 1 приведена структурная схема устройства для трансляции логическихадресов в адреса памяти на магнитныхдисках; на фиг. 2 - структурная схемаблока назначения; на фиг. 3 - функциональпая схема генератора расстановки;на фиг. 4 - функциональная схема блокауправления; на...

Номер патента: 987624

Опубликовано: 07.01.1983

Авторы: Алексеева, Попов, Степанов

МПК: G06F 9/42

Метки: адресов, модификации, отладке, программ

...элементы И 3 и 1, элеглент ИЛИ 5 и элемент Г б. Устройство 33 имеет адресный выход 7 и управляющий вход 8 окончания команды. тля обеспечения передачи многоразрядных кодов адресов под элеглентами 3 - 5 подразуменаются группы соответствующих 35 одинаковых элементов.Устройство работает следующим образом.Предположим, что в исходныч текст программы необходимо вставить группу команд, соответствующих, например, отладочной печати, не нарушая при этом исходного текста программы. Для этого текст вставки записывается на свободное место в блоке памяти программ, а адрес програмгн, начиная с которого выполняется вставка, и адрес начала вставки заносятся в блок 2, При работе ЭВМ совместно с предлагаемым устройством после окончания выполнения...

Номер патента: 999062

Опубликовано: 23.02.1983

Авторы: Леусенко, Шемаров

МПК: G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...тактах йа первом .выходе блока. 1 управления вырабатываются сигналы, по положительному перепаду которыхв первый счетчик 2 добавляются три единицы, чем адресуется первый операнд и+1-й пары операндов, Кроме того, в девятом такте на третьем выходе блока 1 управления вырабатывает. ся сигнал, по отрицательному перепау которого в регистр 6 заносится.ЭЗ адрес первого операнда и+1-й пары.В десятом и одиннадцатом тактах управляющие сигналы не вырабатываются. В двенадцатом такте на первом выхо 46 де блока 1 управления вырабатывается сигнал, по положительному перепаду которого в первый счетчик 2 добавляется единица, чем адресуется второй операнд и+1-й пары. Кроме4 того, на третьем выходе в двенадцатом такте блока 1 управления вырабатывается сигнал,...

Номер патента: 1003141

Опубликовано: 07.03.1983

Автор: Кугаро

МПК: G11C 8/00

Метки: адресов, выборки, сигналов, формирователь

...0,8 В при согласовании схемы с уровнями ТТЛ логики, транзистор 18 заперт и ток через него равен нулю. Благодаря небольшой разнице в ширине каналов нагрузочных транзисторов 16 и 17, дифференциальный усилитель 36 на фронте импульса тактового питания устанавливается в состояние, при котором шина 31 заряжена до высокого логичес- ) кого уровня. При этом разряжается шина 23 затвора нагрузочного транзистора 16 через разрядный транзис,тор 8, разряжается также и выход 34 через разрядный транзистор 9, а шина 25 затвора зарядного транзистора 14 разряжается через разрядный транзистор 10, Изменение потенциала на шине 31 передается при помощи конденсатора 22 на шину 26 с коэффициентом передачи напряжения;С22 26где С - емкость передающего конден...

Номер патента: 1005053

Опубликовано: 15.03.1983

Автор: Клышбаев

МПК: G06F 9/36

Метки: адресов, формирования

...номер шага и текуКщего значения второго адреса, и до полнительно схемой управления потоками данных.На чертеже схематически представлено предлагаемое устройство.Устройство содержит счетчик 1 40 адреса, счетчик 2 шага, сдвиговый регистр 3, сумматор 4 по модулю два, первый коммутатор 5, второй коммутатор б, генератор 7 "единицы, выход 8 нижнего адреса, выход 9 верхнего адреса, вход 10 управляющих сигналов, 45 первый вход 11 данных, второй вход 12 данных, первый выход 13 данных, второй выход 14 данных.Устройство работает следующим об разом.Для формирования адреса верхнего ряда используется счетчик 1, который изменяет свое состояние по сигналу на входе 10, этот сигнал является счетным сигналом и появляется при переходе на следующую операцию...

Номер патента: 1016784

Опубликовано: 07.05.1983

Автор: Клышбаев

МПК: G06F 9/36

Метки: адресов, формирования

...65 В целях упрощения управления блоком старший разряд счетчика шага использован для блокировки дешифра тора, а младший разряд счетчика адРеса - для управления адресом второго коммутатора, что делает достаточным для предлагаемого устройства наличие только тактирующих сигналов.Цифроинверсия достигается путем цифроинверсного порядка соединения счетчика адреса и второго коммутатора.На чертеже показана структурная схема устройства.Устройство содержит счетчик 1 адреса, счетчик 2 шага, дешифратор 3, сумматор 4 по гпод 2, коммутатор 5,коммутатор 6, элемент ИЛИ 7, вход 8 тактирующих сигналов, выход 9 устройстваУстройство работает следующим образом.Счетчик 1 является генератором верхних адресов, текущие значения этих адресов через вход...

Номер патента: 1056207

Опубликовано: 23.11.1983

Автор: Матюшонок

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, операндов, преобразования, процессора, формирования, фурье

...например 1024, 512 или 256 точек. Затем ло входу 12 устанавливается режим работы блока адресации путем подачи единичного потенциала на однуиз линий 12-1-2-3. При влкючении режима БПФ подан потенциал на линию2-1, При этом входные синхроимпульсы поступают на входную шину 11 узлауправления выдачей адресов 9, пройдя через делитель на триггерах 14 и 15 с частотой в 4 раза меньшей входной. Синхроимпульсы ( фиг.2 а, б, фиг.3) поступают на входную логику 2 счетчика 1,который изменяет свое состояние с каждым входным синхроимпульсом, причемодин из разрядов счетчика 1 блокируется с помощью входной логики, управляемой регистром 4, который произ 1056207водит сдвиг "1" с окончанием каж" дой итерации. На первой итерации блокируется...

Номер патента: 1080149

Опубликовано: 15.03.1984

Автор: Шемаров

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...при этом тактовый вход счет"чика и первые входы элементов 2 И-НЕобъединены.между собой и являютсятактовым входом устройства, инфор- бОмационный выход счетчика подключенк адресному входу узла постоянной,памятк, вход старшего разряда,адресного входа которого подключенк выходу старшего разряда дешифра тора, первый информационный выходузла постоянной памяти подключен ковторому входу первого элемента2 И-НЕ, выход которого подключен ксуммирунщему входу первого реверсивного счетчика, второй информационный выход узла постоянной памятисоединен со вторым входом второго элемента 2 И-НЕ,.выход которогоподключен к вычитакщему входу первого реверсивного счетчика, третийинформационный выход узла постоянной памяти соединен со вторым входомтретьего...

Номер патента: 1084808

Опубликовано: 07.04.1984

Авторы: Козленко, Левченко, Ядрихинский

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, выполнении, преобразования, формирования, фурье

...ства.На чертеже представлена функциональная схема устройства для формиИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств, реализующих быстрое преобразование, Фурье. 5Известно устройство для формирования адресов, содержащее счетчик адресов, узел реконфигурации счетчика адресов, регистр, группу элемен- тов ИЛИ, блок выдачи адресов Я .Наиболее близким к изобретению по технической сущности является устройство для формирования адресов в составе Фурье-преобразователя, содержащее счетчик итерации, счетчик 15 адреса и дешифратор, причем счетный вход счетчика адресов является тактовым входом устройства, выход переполнениясчетчика адресов подключен к входу счетчика итераций, выход...

Номер патента: 1104526

Опубликовано: 23.07.1984

Авторы: Гринчук, Коркмазский, Шарафан

МПК: G06F 17/14, G06F 9/34

Метки: адресов, блок, быстрое, преобразование, реализующего, уолша, устройства, формирования

...объединение соответствующих сигналов группы элементов И 4 и формирование на своих выходах разрядов с 2-го по(и - 1) -й адреса первого операнда, При этом младшим и старшим разрядом адреса первого операнда являются выходные сигналы первого и последнего элементов группы элементов И 4.Группа элементов ИЛИ 6 осуществляет объединение входных информационных сигналов блока, представляющих собой позиционный код номера итерации и соответствующих разрядов адреса первого операнда,и формирует на своих выходах адрес второго операнда. Мальтиплексор 7 представляет собой цифровой четырехканальный мульиплексор и осуществляет выдачу на информационный выход 8 блока одного иэ четырех и+2) -разрядных адресов: адреса входных данных, адреса первого...

Номер патента: 1128253

Опубликовано: 07.12.1984

Авторы: Игошин, Кощеев

МПК: G06F 9/36

Метки: адресов, памяти, регистровой, формирования

...ветственно с выходами двух адресныхрегистров и регистра общего назначения, входы которых соединены с выходами первого, второго и третьегоблоков элементов И, первые входы которых соединены с первым входом микрооперационных сигналов управления,З 5а вторые входы - с информационнымвходом устройства 23.Недостатком известного устройстваявляется реализация обращения к ограниченному количеству регистров общего назначенияЦелью изобретения является расширение функциональных возможностейустройства за счет реализации возможности выработки адресов произвольного количества регистров памяти,Поставленная цель достигаетсятем., что в устройство для формирования адресов регистровой памяти, содержащее два адресных регистра, регистр общего назначения,...

Номер патента: 1133597

Опубликовано: 07.01.1985

Авторы: Вуколова, Шангин

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, операндов, преобразования, процессора, формирования, фурье

...И Второй группы соединены иЯ ВЛЯЮТС Я ВХОДОМ РЯЗ РЕИ 1 Е 11 ЙЯ фОРМИРО -вания адреса устройства, группой инфОРМаЦИОННЫХ ВХОДОВ КОТорОГО ЯВЛЯЮТся вторые входы соответствующих элементов И второй группы, второй регистр адреса, введены первь 1 й, второй,третий и четвертый элементы И, элемент НЕ, элемент ИЛИ, первый и второй 1)-триггеры, группа элементов НЕ,реверсивный счетчик 1 информационныевыходы разрядов второго регистраадреса подключены к входам соответствующих элементов НЕ группы, выходы 15которых подключены к информационным входам соответствующих разрядовреверсивного счетчика, информационные выходы разрядов которого подключены к вторым входам соответствующих элементов И первой группы и информационным входам соответствующихразрядов...

Номер патента: 1136163

Опубликовано: 23.01.1985

Авторы: Новогрудская, Филиппов

МПК: G06F 9/36

Метки: адресов, формирования

...информационных входов устройства, каждый 1-й вход группы кодовых входов устройства (1 = 1 п) соединен с первым входом схемы сравнения 1-го узла формирования адреса== 2 п, гдеи - разрядность входной информации), выход первого элемента ИЛИ каждого 1-го узла формирования адреса соединен с одноименным входом первой группы 45 входов первого регистра, содержит в каждом узле формирования адреса второй элемент ИЛИ и элемент И, причем первая группа выходов второго регистра соединена с второй группой входов первого регистра, выход второго регистра соединен с первым входом элемента И каждого узла формирования адреса, каждый 1-й выход второй группы выходов второго регистра соединен с вторым входом элемента И 1-го узла формирования адреса, кроме...

Номер патента: 1164634

Опубликовано: 30.06.1985

Авторы: Абросимов, Потапенков

МПК: G01R 31/02

Метки: адресов, визуального, жгута, проводов, распайки

...времени на перекоммутацию рой входы каждого иили замену блока сменных программ, 6 1. 3 соединены сЦель изобретения - повышение рого дешифратора 5быстродействия устройства. динительного элемен 30 50 55 Поставленная цель достигается тем, что в устройство для визуального определения адресов распайки проводов жгута, содержащее первый индикатор, первый дешифратор, контактный элемент, соединенный входом с общей шиной устройства, выходом - с одной из клемм для подключения входов распаиваемого жгута, соединительный элемент, соединенный вхо. дами с клеммами для подключения выходов распаиваемого жгута, элементы И, введены шифратор, второй дешифратор, второй индикатор, счетчик, генератор импульсов, причем ульсов соединенстройства, выходвыходы...

Номер патента: 1174939

Опубликовано: 23.08.1985

Авторы: Леусенко, Шемаров

МПК: G06F 17/14, G06F 9/32

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...длина обрабатываемого массива, тем выше разрешающая способность в частотной области и тем точнее можно получить 55 результаты спектрального анализа.Если проанализировать разряды счетчика, которые коммутирует кажСинхронизатор (фиг,2) содержит счетчик 9, элемент 4 ИИ/ИЛИ 10, элемент 4 ИИ-ЗИ/ИЛИ 11, элемент 2 И-НЕ 12.На временной диаграмме (фиг3) приведены следующие сигналы: ТИ - тактовые импульсы; А 1-А 4 - разрядные выходы счетчика 91 сигналы 13 на втором входе, 14 на первом выходе, 15 на втором выходе, 16 на третьем выходе и 17 на четвертом выходе синхронизатора 1.Принцип работы устройства заключается в следующем.Известно, что адреса пары операндов алгоритма БПФ отличаются информа цией в одном разряде, номер которого соответствует номеру...