Устройство для параллельного формирования адресов

Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительныхСистемах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков,Цель изобретения - увеличение информационной емкости оперативной памяти за счет ее рационального зажоления.На фиг,1 изображена функциональная схема предлагаемого устройства1 РНа фиг,2 - блок запоминания и сдвигавндексов; на фиг.3 - узел запомиМания и сдвига индексов.Устройство содержит группу регистров 1 адреса, группу регистров 2Номера блоков, группу регистров 3 шага индекса, регистр 4 максимального 20Йндекса, коммутатор 5 адреса, коммутатор б номера блоков, коммутатор 7ийдекса, блок 8 запоминания и сдвигаищексов, группу схем 9 сравнения,эпемент ИЛИ 10, триггер 11, группу 25сумматоров 2 блоки 13 групп элементов И, группу 14 входов начальногр адреса устройства, группу 511взводов Начального номера блоков"устройства, группу 16 входовшага изменения индекса устройства вход 17 максимально допустимогоиндекса устройства, вход 18 выборааДреса устройства, выход 19 выборагруппы адресов, группа выходов 20старших разрядов адреса устройства,группа выходов 21 младших разрядоваДреса Зстройства, выход 22 признакаоМончания адресации устройства. Блок 8запоминания и сдвига индексов сандер"жйт М групп из Ы узлов 23 запоминанияи сдвига индексов причем Р=Н х М (где Рколичество независимых по обращению адрасуемых блоков памяти; Ы - количествоодновременно формируемых устройствомандресов; М - количество тактов считывания, необходимых для обращения кР блокам памяти по Б адресам одновременно). Узел 23 запоминания и сдвигаиндексов содержит блок 24 памяти исумматор 25.Устройство работает следующим образом,Основная адресуемая память вычис"лительной системы, в которой предполагается применение устройства, состоит из Р блоков, имеющих независимые адресные цепи одинаковой разрядности, полный адрес ячейки основной памяти образуется номером блока(младшие разряды полного адреса) иадресом ячейки в блоке (старшие разряды полного адреса).Предполагается хранение адресуемыхданных в основной памяти в видеоцномерного массива (вектора), причемсоседние элементы вектора имеют отличающиеся на единицу адреса. Начальный адрес ячейки в блоке и начальныйномер блока поступают на входные регистрь 1 устройства. 1(роме того, навходные регистры устройства подает"ся шаг, с которым необходимо осуществить обращение к элементам вектора,а также граница вектора, Устройствоформирует параллельно несколько (о 1)адресов для обращения к элементам вектора пока сформированныч адрес недостигнет или превысит границы вектора.Адреса операндов записываются изкода команды на регистры 1-3, По сигналу выоора адреса, поступающегонавход 18 устройства с регистров 2 и 3через коммутаторы 6 и 7 на блок 8 за"поминания и сдвига индексов, поступают на адресный вход значения шага индекса, а на вход сдвига - начальноезначенче номера блока. Блок 8 запоминания и сдвига индексов содержит Рузлов 23 запоминания и сдвига индексов. Узлы 23 собраны в М групп по Иэлементов в каждой группе, причемР = М х И, Вход 19 выбора группы адресов устройства М-разрядный, причем1.-й разряд, где 1=1М шины поступает на входы разрешения считывания1-й группы узлов 23 запоминания исдвига индексов,С адресного входа узла 23 значение шага индекса поступает на адресный вход блока 24 памяти. В блоках 24записаны заранее вычисленные значения индексов для всех возможных значений шага, представленных в таблице(для наглядности фактически хранимыедвоичные коды преобразованы в десятичные). С выхода блока 24 значение индекса поступает на первый вход сумматора 25, второй вход которого является входом сдвига узла 23, Сумматор 25 пу-. тем поразрядного суммирования по модугпо Р значений, поступающих на первый и второй вход, сформирует на пер вом выходе значение формируемого но5181 6 35 40 45 5 152мера блока, а на втором выходе значение приращения адреса ячейки.Группы старших разрядов узла23, являющиеся выходами поля приращения адреса блока 8, поступают навторые входы сумматоров 12, на первые входы которых поступает с регистров 1 через коммутатор 5 значение начального адреса ячейки. С выходов сумматоров 12 значения адресов ячеекпамяти поступают через блоки элементов И с номерами с 13,1 по 13,Б нагруппу выходов 20 устройства. С выходов блоков элементов И с номерами с13.(И+1) по 13.2 И значения индексов(номер блока) поступают на группувыходов 21 устройства, В результатесформируется И адресов. По второмусигналу выбора группы адресов устройство сформирует еще 11 адресов,В случае, если при очередном Формировании и-й сформированный адрес превысил значение границы массива, которое записано на регистре 4 максимального индекса, и-я схема 9 сравнения переключает через элемент ИЛИ1 О триггер 11, в результате чего навыходе 22 устройства сформируетсяпризнак окончания адресации. Крометого, с и-й схемы 9 сравнения снимется разрешающий сигнал с блоков И 13с номерами и и (И+и), т,е, проиэойчдет запрещение формирования и-го адреса, Все последующие Формируемые адреса также превысят значения границымассива, По сигналу окончания адресации устройство заканчивает работу,прекращается подача на вход 19 сигналов выбора группы адресов,Формула изобретения 1. Устройство для параллельного формирования адресов по авт,св, Р 1337898, о т л и ч а ю щ е е с я тем, что, с целью увеличения информационной емкости оперативной памяти за счет ее рационального заполнения, в него введены К регистров номера бло 5 10 15 20 25 30 ков памяти (где К - количество начальных адресов) и коммутатор номера блока, причем вход выбора адреса устройства соединен с входом выбора шага и:менения индекса коммутатора индекса и подключен к входу выбора коммутатора номера блока, выход которого подключен к входу сдвига блока запоминания и сдвига индексов, а "й вход начального номера блока устройства подключен к 1-му входу регистра номера блока (где 1=1 К).2, Устройство по п. 1., о т л и - ч а ю щ е е с я тем, что блок запоминания и сдвига индексов содержит М групп узлов запоминания и сдвига индексов (где М - количество тактов адресации массива), причем адресные входы и входы сдвига узлов запоминания и сдвига индексов подключены к адресному входу и входу сдвига блока соответственно, а входы разрешения считывания узлов запоминания и сдвига индексов 1-й группы (где 1=1М) подключены к 1-му входу разрешения считывания блока, выходы младших и старших разрядов и-го узла запоминания и сдвига индексов (и=1И, где М - количество параллельно Формируемых адресов) 1-й группы подключены к и-му выходу поля индекса и и-му выходу поля приращения адреса групп выходов блока соответственно. 3, Устройство по и, 2, о т л и - ч а ю щ е е с я тем, что узел запоминания и сдвига индексов содержит блок памяти и сумматор, причем адресный вход и вход разрешения считывания блока памяти являются соответственно одноименными входами узла формирования индексов, информационный выход блока памяти соединен с первым входом сумматора, выходы младших и старших разрядов которого являются соответственно одноименными выходами узла формирования индексов, второй вход сумматора является входом сдвига этого узла.157581 Оп 7 Й 7 Составитель А,Петроведактор Л,Пчолинская Техред Л.Сердюкова Корректор Т.Па сно ткрытиям при ГКНТ СЧСРд. 4/5 роизводственно-издательский комбинат "Патент", г, Ужгород Гагарина,; 1 Заказ 1785 Тираж 572 Подп ВНИИПИ Государственного комитета по изобретениям и113035, Москва, Ж, Раушская наб иьУеаарпупщивйа 9 реса