Устройство для формирования исполнительных адресов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9) 51) 4 С 006 Г 9/3 ОБРЕ И ИСА 11 В,)1 БЛЧй;.ЕА ИДЕТ ЕЛЬСТ ТОРСКОМ 61) 122322921) 3962908/24-222) 08. 10.8546) 23.03.87, Бюл водственное объедиЛенина(72) В ижское прои Эф им. В,И О.Жогло, А онов и С.А 1.325(088,П.Иванов,Крегер С.И.С(56) АвторскУ 1223229, кл тво СССР 6, 1984,видетел 06 Р 9 ДЛЯ ФОРЕСОВ(54) УСТРОЙСТВПОЛНИТЕЛЬНЫХ АД ОВАНИЯ ИСОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к вычисли(тельной технике и предназначено дляиспользования в ЭВМ с относительнойадресацией, Изобретение решает задачу расширения функциональных возмож-ностей устройства путем обеспечениявозможности расширения числа типоьиндексации, С этой целью в устройстводополнительно введены два элементаНЕ 13, 14 и элемент 4 ИИЛИ-НЕ 15.С помощью этих элементов осуществля; .ется управляемое выделение переменного числа разрядов индексного регистра 9 для прибавления к значению исходного относительного адреса, 2 з.п.ф-лы, 5 ил.10 15 20 25 .30 35 40 45 й 050 Устройство работает следующим образом,На регистре 1 команд хранится исходный относительный адрес переменной длины (до шестнадцати разрядов) для Формирования исполнительного адреса при относительной адресации. Для определения разрядности элемента операнда, адрес которого формируется Изобретение относится к вычислительной технике, предназначено дляиспользования в электронных цифровых вычислительных машинах с относительной адресацией и является усовершенствованием устройства по основносу авт, св, Р 1223229,Цель изобретения - расширениефункциональных возможностей устройства путем обеспечения возможностирасширения типов индексации.На фиг. 1 представлена блок-схемаустройства на Фиг. 2 - Функциональная схема шифратора, на Фиг. 3 и 4функциональная схема дешифратора нафиг, 5 - пример Формирования исполнительного адреса.Устроиство содержит регистр 1 комайд, четыре блока 2-5 элементов И,два сумматора 6 и 7, регистр 8 базового адреса, индексный регистр 9,дешифратор 10, шифратор 11, коммутатор ".2, два элемента НЕ 13 и 14 иэлемент 4 ИИЛИ-НЕ 15,Устройство имеет вход 16 команды,вход 17 базового адреса, вход 18индекса, тактовые входы 19-23, выход24 исполнительного адреса,Шифратор 11 содержит два элементаИ 25 и 26, три элемента И-НЕ 27-29и два выходных элемента И-НЕ 30 и 31н имеет вход 32 блокировки, тактовыйвход 33, информационный вход 34, управляющий выход 35, первый 36 и второй 37 информационные выходы,Дешифратор 10 содержит четырехвхоцовый элемент И-НЕ 38, три двухвходовых элемента И-НЕ 39-4 1, четыреэлемента И 42-45, элемент 2 И-ИЛИНЕ 46, четыре элемента ИЛИ-НЕ 47-50;три элемента ИЛИ 5 1-53, два элементарных дешифратора 54 и 55, четыресумматора 56-59 и четыре группы элементов НЕ 60-63.Дешифратор 10 имеет информационный вход 64, тактовый вход 65, первы66 и второй 67 входы разрешения маскирования, шину 68 логической единицы, нулевую шину 69, выходную шину 7 на выходе устройства, используются разряды регистра 1 команд, в которых записан двоичный код количества обрабатываемых разрядов (КОР), Под воздействием тактового сигнала, поступающего на первый тактовый вход 19 устройства, элементы И первого блока 2 элементов И транслируют код относительного ацреса с выходов регистра 1 команд на первый вход первого сумматора 6, Одновременно под воздействием тактового сигнала, поступающего на третий тактовый вход 21 устройства, элементы И.блока 5 элементов И передают информацию из индексного регистра 9 на входы коммутатора 12, который производит сдвиг информации, определяющей номер обрабатываемого элемента операнда массива данных.Двоичный код величины сдвига содержимого индексного регистра 9 появляется на выходе шифратора 11; этот код Формируется по содержимому разрядов второй группы выходов регистра 1 команд и под воздействием тактового сигнала, поступающего на четвертый тактовый вход 22 устройства и шифратор 11, В случае, когда КОР принимает значения 1, 2, 4, 8 или 16, осуществляется сдвиг информации в сторону младших разрядов в коммута торе 12. По информации, поступающей с выходов коммутатора 12 на второй вход первого сумматора 6, происходит арифметическое сложение с относительным адресом, поступившим на первый вход этого сумматора. 11 ри этом по информации, поступающей с третьей группы выходов регистра 1 команд, где хранится обратный код количества обрабатываемых разрядов элемента операнда, на информационный вход дешифратора 10 под воздействием тактового сигнала, поступающего на пятый тактовый вход 23 устройства, происходит формирование маски, верхняя граница (ВГ) которой определяется по Формуле ВГ= 16-ВСВ,где ВС 11 = 1 ор16КОР(1. 2)а нижняя граница маски ограниченамладшим разрядом,Сформированная маска поступаетпа выходной шине дешифратора 10 навторые входы элементов И второго(1. 3),ВГ = КОР,при этом нижняя граница маски ограничена младшими разрядами. Под действием управляющего сигнала, сфор мированного на выходе элемента 15, осуществляется блокировка управляющего сигнала на выходе элемента И-НЕ 39 дешифратора 10, что препятствует формированию маски согласно Формуле (1,2).Сформированный на первом сумматоре 6 адрес через элементы второго блока 3 элементов И поступает на первый вход второго сумматора 7 для 40 арифметического сложения с содержимым регистра 8 базового адреса, информация которого при наличии сигна" ла, поступающего на второй 20 тактовый вход устройства и вторые входы 45 элементов И третьего блока 4 элементов И, появляется на выходах этих элементов для подключения к второму входу второго сумматора 7, На выходе сумматора 7 формируется исполнительный адрес.По сравнению с основным изобретением предлагаемое устройство имеет те технико-экономические преимущества, что расширяются его функциональные воэможности, так как предлагаемое устройство для формирования исполнительных адресов реализует возможность использования различного колиблока 3 для окончательного Формирования информации, поступающей с выхода первого сумматора б на первые входы элементов второго блока 3, Маска накладывается так, что на выходах этих элементов появляется результат арифметического сложения относительного адреса и выделенной части индексного регистра с учетом верхней границы маски. 10Для значения КОР, отличного от 1, 2, 4, 8 или 16, поступающего в инверсном виде с третьей группы выхо дов регистра 1 команд на входы элементов 13 и 15, и производится формирование управляющих сигналов на выходах этих элементов. Под действием управляющего сигнала на выходе элемента 14 производится блокировка четвертого тактового входа 22 уст ройства по второму входу элемента И 25 шифратора 11 и осуществляется формирование двоичного кода верхней границы маски по следующей Формуле: честна разрядов содержимого индексного регистра, а также расширяется число типов индексации кроме того, сокращаются размеры массивов устройств и блоков, которые предназначены для хранения данчых и организации вычислительного процесса.Экономический эффект достигается за счет сокращения числа блоков, предназначенных для построения памяти центрального управляющего устройства. 11 редлагаемое устройство позволяет сэкономить один типовой элемент замены для каждого управляющего устройства.Формула изобретения1. Устройство для формирования исполнительных адресов по авт, св.9 1223229, о т л и ч а ю щ е е с я тем, что, с целью расширения Функциональных возможностей устройства за счет обеспечения дополнительных типов индексациив устройство введены два элемента НЕ и элемент 4 ИИЛИ-НЕ, первый, второй и третий входы которого подключены к входам с первого по третий разрядов информационного входа дешифратора соответственно, четвертый вход элемента 4 ИИЛИ-НЕ подключен через первый элемент НЕ к четвертому разряду информационного входа дешифратора и к входам с пятого по восьмой элемента 4 ИИЛИ-НЕ, выход которого подключен к первому входу разрешения маскирования дешиф-., ратора и к входу второго элемента НЕ, выход которого подключен к входу блокировки шифратора и к второму входу разрешения маскирования дешифратора.2, Устройство по и. 1, о т л и ч а ю щ е е с я тем, что шифратор содержит два элемента И, три элемента И-НЕ и два выходных элемента ИЕ, причем первый и второй входы первого элемента И являются соответственно входом блокировки и тактовым входом 1шифратора, выход первого элемента И подключен к первым входам второго элемента И и элементов И - НЕ, вторыевходы которых ягляются соответствующими разрядали информационного входа шифратора, выход второго элемента И является управляющим выходом шифратора, выход первого элемента И-НЕ подключен к первому входу первого вы5 129 ходного элемента И-НЕ, второй вход которого подключен к первому входу второго выходного элемента И-НЕ и к выходу второго элемента И-НЕ, второй вход второго выходного элемента И-НЕ подключен к выходу третьего элемента И-НЕ, выходы первого и второго выходных элементов И-НЕ являются соответственно первым и вторым информационными выходами шифратора. 8745 510 3. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что дешифратор содержит четырехвходовый элемент И-НЕ, три двухвходовых элемента И-НЕ, четыре элемента И, элемент 2 И-ИЛИ-НЕ, четыре элемента ИЛИ-НЕ, три элемента ИЛИ, два элементарных дешифратора, четыре сумматора и четыре группы элементов НЕ. причем входы четырех" входового элемента И-НЕ являются соответствующими разрядами информационного входа дешифратора, тактовый вход которого является первым входом первого элемента И, выход которого подключен к первым входам элемента 2 И-ИЛИ-НК и элементов И с второго по четвертыи, вторые входы элемента 2 И-ИЛИ-НЕ и второго элемента И подключены к выходу четырехвходового элемента И-НЕ, третий и четвертый входы элемента 2 И-ИЛИ-НЕ подключены к выходу первого элемента ИЛИ-НЕ, выход элемента 2 И-ИЛИ-НЕ подключен к первому входу первого двухвходового элемента И-НЕ, второй вход которого является первым входом разрешения маскирования дешифратора, второй вход разрешения маскирования которого подключен к первым входам элементов ИЛИ-НЕ и к второму входу первого элемента И, вторые входы элементов ИЛИ-НЕ подключены к соответствующим входам четырехвходового элемента И-НЕ, первый вход которого подключен к первым входам второго и третьего двухвходовых элементов И-НЕ. вторые входы которых подключены соответственно к второму и третьему входам четырехвходового элемента И-НЕ, вы 15 20 25 30 35 40 45 50 ходы второго и третьего двухвходовых элементов И-НЕ подключены к вторым входам соответственно третьегои четвертого элементов И, выходы второго, третьего и четвертого элементов И подключены к первым входамсоответственно первого, второго итретьего элементов ИЛИ, вторые входыкоторых подключены к выходам соответственно второго, третьего и четвертого элементов .4 ЛИ-НЕ, выход ипервый вход первого двухвходовогоэлемента И-НЕ подключены к управляющим входам соответственно первого и второго элементарных дешифраторов,первый, второй и третий информационные входы которых подключены к выходам соответственно третьего, второго и первого элементов ИЛИ, первыйразряд входа первого слагаемого первого сумматора подключен к входу переноса сумматора и к шине логическойединицы, выходы с первого по третийпервого элементарного дешифратораподключены соответственно к разрядамс второго по четвертый входа первогослагаемого первого сумматора, выходыс четвертого по седьмой первого элементарного дешифратора подключенысоответственно к разрядам с первогопо четвертый вход первого слагаемоговторого сумматора, выходы с первогопо четвертый второго элементарногодешифратора подключены соответственно к разрядам с первого по четвертый входа первого слагаемого третьего сумматора, выходы с пятого повосьмой второго элементарного дешифратора подключены к разрядам соответственно с первого по четвертый входапервого слагаемого четвертого сумматора, разряды входов второго слагаемого сумматоров подключены к нулевой шине, выход переноса -го сумматора (1 = 1, 2, 3) подключен к входупереноса ( + 1)-го сумматора, разряды выхода суммы 1-го сумматора( = 1, 4) подключены к входам соответствующих элементов НЕ 1-й группы,выходы элементов НЕ групп образуютвыходную шину дешифратора.1.298 74 5 КОД Губ 3 аеж афсс ОООИ Р 91)ЧИЩафОСВ пр ЯИСIЩ йг 1ЕЮСВдЗ 87 В 1 ОПП ОППППОППа 1 Гнпп163 ко в Юур РБЯ)+ Опт а Ж ЯИКА ВжадРЕС+ + Мджаю регалц ЗСВД 9 г 1 ВЮ Сост анит ел ь Техред М.Хо ахаревичич Корректор А.Зимокосов едактор Е.Напп Заказ 890/5 1 Тираж б 73ИИ 11 И Государственногоо делам изобретений иМосква, Ж, Раушск Подписное митета СССРоткрытииая наб., д. 4 1303 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектн Нндексныц регистдп сФигаИИВКСНЬа РЕаосле стигадбьщеу Р ЕРСВЯ 9878593 2 10ОП ПП ООПОПП 1 О 11 ПП Ф