Арифметическое устройство в системе остаточных классов

СОЮЗ СОВЕТСНИХШ,В ЯИПЯ 4 ЕСИИКРЕСПУБЛИН 0110712 06 Р 77 ф"ф й 4 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ САНИЕ ИЭОБР РСНОМУ СВИДЕТЕЛВСТ(56) 1. Авторское свидетельство СССР9 549805, кл. С 06 Г 7/72, 1977.2, Авторское свидетельство СССРпо заявке В 327 1232/ 18-24,(54)(57) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВОВ СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержащее два дешифратора, сумматор помодулю два, три регистра, три блокапамяти, три группы элементов ИЛИ,четыре элемента запрета, двенадцатьэлементов И, шесть групп элементов И,четырнадцать элементов ИЛИ, причемвходы первого и второго операндовустройства соединены соответственнос входами первого и второго регистров, выходы которых соединены соответственно с входами первого и второго дешифраторов, -е и 1-е выкоды которых 6 =1,2 (р)2,(р+1)2(р), где р - модульоснования системы счисления) подключены соответственно к входам эле-"ментов ИЛИ с первого по четвертый,1-й и (р)-й выходы первого и второго дешифратсфов подключены к первому и второму входам -го элемента ИЛИ соответственно первой и второй групп, выходы которых соединенысоответственно с первыми входамиэлементов И нечетных и четных групп,выходы которых соединены соответст"венно с первой и второй группамн адресных входов первого, второго и третьего блоков памяти,-е и 1-е выходы первого и второго блоков памяти .подключены соответственно к .входам пятого и шестого элементов ИЛИ, -е и 1"е выходы третьего блока памяти подключены соответственно к входам седьмого и восьмого элементов ИЛИ,-е и (р-)-е выходы первого, второго и третьего блоков памяти объединены и подключены к первому и второму входам 1 -х элементов ИЛИ третьей группы, выходы которых подключены к 1-м входам третьего регистра, выход которого является выходом устройства, выход пятого элемента ИЛИ соединен с первыми входами первыкэлементов И и элемента запрета, выход шестого элемента ИЛИ соединен с первыми входами вторых элементов И и элемента запрета, вторые входы первого, второго элементов И и управ- а ляющие входы первого и второго элементов запрета соединены с выходом ффффф девятого элемента ИЛИ, выход седьмого элемента ИЛИ соединен с первыми фф входами третьего и четвертого элемен- АД тов И, выход восьмого элемента ИЛИ вы соединен с первыми входами пятого и р шестого элементов И, вторые входы третьего, шестого и четвертого, пятого элементов И соединены соответственно с единичным и нулевым выходами сумматора по модулю два, выходы первого элемента запрета, второго, четвертого и шестого элементов И - с входами десятого элемента ИЛИ, выходы второго элемента запрета, первого, третьего и пятого элементов И соединены соответственно с входами одиннадцатого элемента ИЛИ, вход третьего элемента запрета соединен с первым1107122 входом седьмого элемента И, вход четвертого элемента запрета соединен сг.ервым входом восьмого элемента И,выходы третьего элемента запрета ивосьмого элемента И соединены соответственно с первым и вторым входамидвенадцатого элемента ИЛИ, выходычетвертого элемента запрета и седьмого элемента И соединены соответственно с первым и вторым входами тринадцатого элемента ИЛИ, выходы двенадцатого и тринадцатого элементов ИЛИ соединены соответственно с первыми нулевым и единичным входами сумматора по модулю два и первыми входами девятого и десятого элементов И. вторые входы которых соединены с вторымединичным входом сумматора по модулюдва, выходы девятого и десятого элементов И соединены соответственнос первым и вторым входами девятогоэлемента ИЛИ, единичный и нулевойвыходы сумматора по модулю два соединены соответственно с первыми входами одиннадцатого и двенадцатогоэлементов И, вторые входы которых Изобретение относится к вычислительной технике.Известно арифметическое устройство в системе остаточных классов, содержащее дешифратор, блоки ключей, формирователи, блок определения координат, блоки кодирования ( 1(.Недостаток данного устройства большой объем оборудования. Наиболее близким техническим решением к изобретению является арифметическое устройство в системе остаточных классов, содержащее три регистра, два дешифратора, сумматор по модулю два, три блока памяти, три группы элементов ИЛИ, шесть групп элементов И, шестнадцать элементов ИЛИ, шесть элементов запрета, че. тырнадцать элементов И, причем входы первого,и второго операндов устройст. ва соединены соответственно с входами первого и второго регистров, выходы которых соединены соответственно с входами первого и второго дешифраторов, 1 -е и -е выходы которых соединены с выходами четырнадц ."огоэлемента ИЛИ, первый выход ко .осоединен с вторыми входами седьмогои восьмого элементов И и управляющимивходами третьего и четвертого элементов запрета, выходы одиннадцатого идвенадцатого элементов И и вход "Умножение" устройства соединены соответственно с вторыми входами элементов Игрупп с первой по шестую, о т л ич а ю щ е е с я тем, что, с цельюупрощения, в нем выходы десятого иодиннадцатого элементов ИЛИ соединены соответственно с нулевымр+ 1) //2+11 и единичным р+11/2+23 входамитретьего регистра, первый и второйвходы четырнадцатого элемента ИЛИсоединены соответственно с входами"Вычитание" и "Сложение" устройства,выходы элементов ИЛИ с первого почетвертый соединены соответственно с нулевым вторым входом сумматора по модулю два, первым входом седьмого элемента И, вторым входом девятого элемента И, первым входом восьмого элемента И.( =1,2 (- ), 1=- - (,Р-где р - основание системы счисления)подключены соответственно к входам 5 элементов ИЛИ с первого по четвертый,1-й и (р) -й выходы первого и второго дешифраторов подключены к первомуи второму входам 1-го элемента ИЛИсоответственно первой и второй групп,выходы которых соединены соответственно с первыми входами элементов Инечетных и четных групп, выходы ко -торых соединены соответственно с первой и второй группой адресных входов 15 первого, второго и третьего блоковпамяти, 1-е и 1 -е выходы первого ивторого блоков памяти подключены соответственно к входам пятого и шестого. элементов ИЛИ, 1-е и 1-е выхо ды третьего блока памяти подключенысоответственно к входам седьмого ивосьмого элементов ИЛИ,-е и (р-д)-евыходы первого, второго и третьего блоков памяти объединены и под ключены к первому и второму входам-х элементов ИЛИ третьей группы,1107122 3выходы которых подключены к-м входам третьего регистра, выход ко торого является выходом устройства, выход пятого элемента ИЛИ соединен с первыми входами первых элементов И и с первыми входами вторых элементов И и элемента запрета, вторые входы первого и второго элементов И.и управляющие входы первого и второго эле-. ментов запрета соединены с выходом девятого элемента ИЛИ, выход седь,"мого элемента ИЛИ соединен с первыми входами третьего и четвертого элементов И,выход восьмого элемента ИЛИ соединен с. первыми входами пятого и шестого элементов И, вторые входы третьего, шестого и четвертого, пятого элементов И соединены соответственно с единичным и нулевым выходами сумма-, тора по модулю два, выходы первого элемента запрета, второго, четвертого и шестого элементов И соединены соответственно с входами десятого элемента ИЛИ, выходы второго элемента запрета, первого, третьего и пятого элементов И соединены соответственно с входами одиннадцатого элемента ИЛИ, вход третьего элемента запрета соединен с первым входом седьмого элемента И, вход четвертого элемента запрета соединен с первым входом восьмо. го элемента И, выходы третьего элемента запрета и восьмого элемента И соединены соответственно с первым и вторым входами двенадцатого элемента ИЛИ, выходы четвертого элемента запрета и седьмого элемента И соединены соот. ветственно с первым и вторым входами тринадцатого элемента ИЛИ, выходы двенадцатого и тринадцатого элементов ИЛИ соединены соответственно с первыми нулевым и единичным входами сумматора по модулю и первыми входами девятого и десятого элементов И, вторые входы которых соединены с вторым единичным входом сумматора по модулю два, выходы девятого и десятого элементов И соединены соответственно с первым и вторым входами девятого элемента ИЛИ, единичный и нулевой выходы сумматора по модулю два соединены соответственно с первыми входами одиннадцатого и двенадцатого элементов И, вторые вхо" ды которых соединены с выходом четырнадцатого элемента ИЛИ, первый вход которого соединен с вторыми входами седьмого и восьмого элементов И и управляющими входами третьего и четвертого элементов запрета, вход "Умножение" устройства, выходы одиннадцатого и двенадцатого элементов И соединены соответственно с вторыми входами элементов И групп с шестой па 5 первую, входы "Сложение" и "Вычитание" устройства соединены соответственно с входами четырнадцатого элемента ИЛИ, выходы первого, второго,третьего и четвертого элементов ИЛИ 10 соединены соответственно с первымвходом седьмого элемента И, нулевымвторым входом сумматора по модулюдва, первым входом восьмого элементаИ и единичным входом сумматора по 15 модулю два, выходы девятого и одиннадцатого элементов ИЛИ соединенысоответственно с первым входом тринадцатого элемента И, входом пятогоэлемента запрета и первым входом 20четырнадцатого элемента И, входомшестого элемента запрета, вторыевходы тринадцатого и четырнадцатогоэлементов И; управляющие входы пятого и шестого элементов запрета сое-Ъ 5динены с входом Сложение устройст."ва, выходы тринадцатого и четырнадцатого элементов И, пятого и шестогоэлементов запрета подключены соответственно к первым входам пятнадцаЗ 0 того и шестнадцатого элементов ИЛИи к их вторым входам выходы пятнадцатого и шестнадцатого элементов ИЛИсоединены соответственно с (р+ 1)/2++11 и (р+1)/2+2 входами третьего 35 регистра 1.23Недостаток известного устройства -сложность построения. Этот недостаток обусловлен тем, что операция модульного сложения производится пос редством блоков памяти, определяющихрезультат операции модульного вычитанияЦель изобретения - упрощение устройства.45 Поставленная цель достигаетсяетем, что в арифметическом устройствев системе остаточных классов, содержащем три регистра, два дешифратора,сумматор по модулю два, три блока 50 памяти, три группы элементов ИЛИ,шесть групп элементов И, четырнадцатьэлементов ИЛИ, четыре элемента запрета, двенадцагь элементов И, причемвходы первого и второго операндов 55 устройства соединены соответственнос входами первого и второго регистров, выходы которых соединены соответственно с входами первого и второго дешифраторов, -е и 1-е выходы(р), где р - модуль основания системы счисления) подключены соответственно к входам элементов ИЛИ с первого по четвертый, 1 -й и (Р-)-й выходы первого и второго дешифраторов подключены к первому и второму входам 1 -го элемента ИЛИ соответственно первой и второй групп, выходы которых соединены соответственно с первыми 1 О входами элементов И нечетных и чет- ных групп, выходы которых соединены соответственно с первой и второй группак адресных входов первого, вторбго и третьего блоков памяти, 15 е и -е выходы первого и второго блоков памяти подключены соответст- венно к входам пятого и шестого элементов ИЛ 1, 1-е и 1-е выходы третьего блока памяти подключены соответ ственно к входам седьмого и восьмого элементов ИЛИ, 1-е и (р)-е выходы ,первого, второго и третьего блоков памяти объединены и подключены к первому и второму входам 1-х элемен тов ИЛИ третьей группы, выходы которых подключены к 1-м входам третьего регистра, выход которого является выходом устройства, выход пятого элемента ИЛИ соединен с первыми входами первых элементов И и элемента запрета, выход шестого элемента ИЛИ соединен с первыми входаыю вторых элементов И и элемента запрета, вторые входы первогои второго элементовИи управляющие35 входы первого и второго элементов запрета соединены с выходом девятого элемента ИЛИ, выход седьмого элемента ИЛИ соединен с первыми входами третьего и четвертого элементов И, выход восьмого элемента ИЛИ соединен с первыми входами пятого и шестого элементов И, вторые входы третьего, шестого и четвертого, пятого элементов И соединены соответственно с еди ничным и нулевым выходами сумматора по модулю два, выходы первого элемента запрета, второго, четвертого и шес" .того элементов И - с входами десятого элемента ИЛИ, выходы второго элемента запрета, первого, третьего и пятого ,элементов И соединены соответственно с входами одиннадцатого элемента ИЛИ, вход третьего элемента запрета соединен с первым входом седьмого элемента И, вход четвертого элемента запре 55 та соединен с первым входом восьмого элемента И, выходы третьего элемента запрета и восьмого элемента И соедине 22ны соответственно с первым и вторым входами двенадцатого элемента ИЛИ выходы четвертого элемента заг" ;а и седьмого элемента И соединены соответственно с первым и вторым входами тринадцатого элемента ИЛИ, выходы двенадцатого, тринадцатого элементов ИЛИ соединены соответственно с первыми нулевым и единичным входами сумматора по модулю два и первыми входами девятого и десятого элементов И, вторые входы которых соединены с вторым единичным входом сумматора по модулю два, выходы девятого и десятого элементов И соединены соответственно с первым и вторым входами девятого элемента ИЛИ, единичный и нулевой выходы сумматора по модулю два соединены соответственно с первыми входами одиннадцатого и двенадцатого элементов И, вторые входы которых соединены с выходом четырнадцатого элемента ИЛИ, первый выход которого соединен с вторыми входами седьмого и восьмого элементов И и управляющими входами третьего и четвертого элементов запрета, выходы одиннадцатого и двенадцатого элементов И и вход "Умножение" устройства соединены соответственно с вторыми входами элементов И групп с первой по шестую, выходы десятого и одиннадцатого злементов ИЛИ соединены соответственно с нулевым 1(р+1)/2+1 и единичным (р+1)/2+21 входами третьего регистра, первый и второй входы четырнадцатого элемента ИЛИ соединены соответственно с входами "Вычитание" и "Сложение" устройства, выходы элементов ИЛИ с первого по четвертый соединены соответственно с нулевым вторым входом сумматора по модулюдва, первым входом седьмого элемента И,вторым входом девятого элемента И, первым входом восьмого элемента И.На чертеже представлена схема арифметического устройства в системе остаточных классов.Арифметическое устройство в системе остаточных классов содержит первый 1 и второй 2 входы, первый 3 и второй 4 регистры, первый 5 и второй 6 дешифраторы, первую 7 и вторую 8 группы элементов ИЛИ, группы с первой по шестую 9-14 элементов И,первый 15, второй 16, третий 17 блоки памяти, элементы ИЛИ 18-25, элемент запрета 26, элемент И 27, элемент запрета 28, элемент И 29, элеиндекс; с 1 - цифра.стве таблицы блоказующего опевнцию мпри у 4 у , и.2 3 5.1 104 5 6 7 8 10 3 8 9 1 5 10 2 3 9 10 0 100 1 55 7 11071 мент ИЛИ 30,элементы И 31-34, элемент. ты ИЛИ 35 и 36, третий 37 регистр, выход 38, третью группу 39 элементов ИЛИ, элемент запрета 40, элемент И 41, элемент запрета 42, элемент И 43, 5 элементы ИЛИ 44 и 45, сумматор 46 по модулю два, элементы И 47 и 48, элемент ИЛИ 49, входй 50 и 51 соответственно "Вычитание" . и "Сложение", элементы И 52,53, вход 54 "Умноже ние".Арифметическое устройство в системе остаточных. классов выполняет операции над числами А=(уа) и В(Ц,б) заданными в коДе табличного умножения табл. (для р=11).Т а 22 8В качестве таблицы второго блока 16 памяти, реализующего операцию модульного сложения для у, - т ,ис- пользуется табл.3 (для Р=11) . Результат операции модульного вычитания определяется посредством блоков 15 и 16 памяти и Предварительного инвертирования второго слагаемого.В качестве таблицы третьего блока памяти, реализующего операцию модульного умножения, используется табл.4 (для р 11) . Наличие выходного сигнала (Я =1)элемента ИЛИ 30 указывает на необхо 110719димость инвертирования индекса при модульном сложении или вычитании.Работу арифметического устройства целесообразно рассмотреть в трех режимах. 5Первый режим - определение результата операции модульного умножения (совпадает с известным устройством).Первый и второй операнды А и В поступают по входным шинам 1 и 2 на 1 О регистры 3 и 4, далее поступают на дешифраторы 5 и 6, с выхода которых они в десятичном коде поступают через группы 7 и 8 элементов ИЛИ и группы 13 и 14 элементов И при наличии управляющего сигнала на входе 54 на первые и вторые входы блока 17 памяти, выбранная цифра через элемен-. ты ИЛИ третьей группы 39 поступает в регистр 37. Кроме того, сигналы с выходов дешифраторов 5 и 6 через элементы ИЛИ 18, 19 или 20, 21 поступают на соответствующие входы сумматора 46 по модулю два. Выходной сигнал с блока 17 памяти поступает на входы элементов ИЛИ 24 или 25 и в зависимости от результата сложения в сумматоре 46 по модулю два индекс поступает через элементы ИЛИ 35 или 36 на соответствующий вход регистра 37,Второй режим - определение результата операции модельного сложения. Первый А и второй В операнды в двоичном коде по входным шинам 1 и 2 заносятся соответственно во входные регистры 3 и 4 и далее поступают на соответствующие дешифраторы 5 и 6, с выходов которых операнды ж и р в десятичном коде через соответствую 40 щие элементы ИЛИ 7 и 8 поступают на соответствующие элементы И групп 9-12. 22 1011 усть у : Г , тогда сигнал нулевоговыхода сумматора 46 открывает элемент И 53, выходной сигнал кото.;огооткрывает элементы И 11 и 12. Выходной сигнал блока 16 памяти, соответ"ствующий результату операции, черезсоответствующий элемент ИЛИ 39 поступает на соответствующий вход регистра 37, одновременно этот сигнал поступает на вход элемента ИЛИ 22 или23. При наличии выходного сигналаэлемента ИЛИ 30 Я 1 сигнал, соответствующий результату операции, черезэлементы И 27 или 29, элементы ИЛИ 35или 36 поступает на нулевой или единичный вход регистра 37, При Я=О сигнал, соответствующий результату операции, через элементы запрета 26 или28, элементы ИЛИ 35 и 36 поступаетна нулевой или единичный вход регист-.ра 37.Пусть " 4 у, тогда сигнал единич.ного выхода сумматора 46 открываетэлемент И 52, выходной сигнал которого открывает элементы И групп 9 и 10.В этом случае результат операции оп"ределяет блок 15 памяти,Третий режим - определение результата операции модульного вычитания.В этом режиме сигнал управленияподается на вход 50, поступает навход элемента ИЛИ 49 и, кроме того,инвертирует значение индекса у второго операнда.Далее работа арифметического устройства идентична работе устройстваво втором режиме.Техническое преимущество изобретения по сравнению с прототипом состоит в сокращении на шесть элементовколичества оборудования при сохранении всех функциональных возможностей.