Арифметическое устройство

СОЮЗ СОНЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 4 С 06 Г 7/ АНИЕ ИЗОБРЕТЕНИЯ ВТОР с ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ У СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР Ф 1120325, кл. С 06 Р 7/12, 1983,Каган Б.М. Электронные вычислительные машины и системы, М.: Энергия, 1979, с200, рис. 6-4. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть ис,.ЯО.12364 пользовано при построении быстродействующих вычислительных устройств.Целью изобретения является повышение быстродействия. Устройство содержит регистр множимого, промежуточныйрегистр, группы преобразователейдвоичного кода в непозиционный код,сумматор, группу преобразователей непозиционного кода в двоичный код,сдвиговый регистр множителя, сдвиговый регистр частичных произведений, группу коммутаторов, блок управления и соответствующие связи. 1 э.пф-лы, 4 ил.1 123Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих вычислительных устройств.Целью изобретения является повышение быстродействия.На фиг, 1 представлена схема арифметического устройства; на Фиг. 2схема разряда сумматора; на фиг. 3диаграмма алгоритма операции умножения, на фиг, 4 - диаграмма алгоритмаоперации сложения,Арифметическое устройство (Фиг.1)содержит п-разрядный двоичный регистр1 множимого, и-разрядный двоичныйпромежуточный регистр 2, первую 3и вторую 4 группы из ш преобразователей двоичного кода в непозиционныйкод, ш-разрядный сумматор 5, группу6 из ш преобразователей непоэиционного кода в двоичный код, и-разрядныйдвоичный сдвиговый регистр 7 множителя, (и+1)-разрядный двоичный сдвиговый регистр 8 частичных произведений, группу 9 из ш 1.-разрядных коммутаторов, микропрограммный блок 10управления, входы 11 и 12 первого ивторого операндов устройства, выходы 13 и 14 старших и младших разрядов результата устройства.Разряд сумматора 5 (фиг. 2,) содержит узел 15 Формирования суммы,узел 16 Формирования суммы, увеличенной на единицу, узел 17 формиронания суммы, уменьшенной на основание позиционной системы счисления,узел 18 Формирования суммы, увеличенной на единицу и уменьшенной наоснование позиционной системы счисления, схемы 19 и 20 сравнения с константой; первый 21, второй 22, третий23,четвертый 24, пятый 25, шестой26, седьмой 27 и восьмой 28 элементы И; первый 29, второй 30, третий31, четвертый 32 и пятый 33 элементыИЛИ; коммутатор 34, информационныевходы 35 и 36, выход 37 суммы, вход38 переноса, выход 39 переноса,Арифметическое устройство работает следующим образом,Умножение производится младшимиразрядами вперед по методу многократного сдвига и сложения множимого нзависимости от значения очередногоразряда множителя, сдвигаемого в процессе умножения (Фиг, 3),На блок 10 управления задаетсякод операции Умножение" 1 Х), затемподается сигнал "Пуск , запускающий 6473блок 10 управления, который начина.ет формировать последовательностьуправляющих импульсов, Сигналом счетвертого выхода блока 1 О управленияобнуляются регистры 7 и 8, а сигна"лом с пятого выхода - обнуляется регистр 2Сигналами с первого и второго выходов в регистры 1 и 7 заносятся двоичные коды множимого и мно О жителя соответственно. Содержимоерегистра 1 множимого группами по Кразрядов на преобразователях 4 группы преобразуется в позиционно-остаточный код нидаА= (, М .,Ы ) Б , 8=2 :20 где г - количество оснований СОК, покоторым группа из К двоичныхразрядов представляется кодом СОК таких, что28 ; Р=г 1 Р:1С выходов преобразователей 4 позиционно-остаточный код множимогопоступает на первые входы соответствующих разрядов сумматора 5, на нтощ рые входы которых поступает позиционно-остаточный код с преобразователем 3 (в начале он равен нулю), Результат сложения с сумматора 5 поступает на соответствующие преобразователи 6 группы, с выхода которыхдвоичный код поступает на информационные входы двоичного сдвигоногорегистра 8.Если младший разряд множителя(регистра 7)ранен единицу, то поуправляющему входу Занесение с третьего выхода блока 1 О управленияинформация с информационных входоврегистра 8 заносится в него, и по ,1 сигналу с шестого выхода блока 10управления, поступающему на тактовыевходы сдвига регистров 7 и 8, их содержимое сдвигается на один двоичныйразряд вправо, при этом старший(леньй) разряд регистра 8 обнуляется.Если младший разряд множителя/регистра 7) равен нулю, то по сигналу с шестого выхода блока 10 управления, поступающему на тактовые входы 15сдвига регистрови 8, их содержимое сдвигается на один двоичный разряд вправо, при этом старший (левый)разряд регистра 8 обнуляется.3 236В следующий момент времени содержимое регистра 8, поступающее на первые информационные входы коммутаторов 9 группы, с помощью управляющего сигнала, поступающего с седьмого выхода блока 10 управления, поступает на их выходы и далее на информационные входы двоичного промежуточного регистра 2. Таким образом, на информационных входах регистра 2 находится первое частичное произведение, которое с помощью управляющего сигнала с пятого выхода блока 10 управления заносится в этот регистр 2.С этого момента начинается второй цикл работы устройства, когда на сумматоре 5 складывается множимое с первым частичным произведением. Всего таких циклов столько, сколько двоичных разрядов в множителе. По окончании последнего цикла в регист - ре 8 находятся старшие разряды произведения (выход 13), а на регистре 7 - младшие разряды произведения (выход 14).25Сложение (фиг, 4) начинается с подачи на четвертый вход блока 10 управления кода операции сложение" (+) . Затем подается сигнал "Пуск", запускающий блок 10 управления. Сигналом с четвертого выхода блока 10 управления обнуляются регистры 7 и 8, сигналами с первого и второго выходов в регистры 1 и 7 заносятся двоичные коды операндов.При нулевом значении сигнала с седьмого выхода блока 10 управления содержимое регистра 7 через вторые информационные входы коммутаторов 9 группы передается на их выход и40 далее на информационные входы двоичного промежуточного регистра 2. По сигналу с пятого выхода блока 10 управления второй операнд заносится в регистр 2, откуда поступает на пре 45 образователи 3, где преобразуется в позиционно-остаточный код и поступает на вторые входы соответствующих разрядов сумматора 5, на первые входы которого с регистра 1 через преобразователи 4 поступает первый опе 50 ранд в позиционно-остаточном коде.В сумматоре 5 образуется сумма С=А+В по правилу 473где . - сиГнал переноса из млад 4шего Б разряда в старший,Сумма с выходов соответствующихразрядов сумматора 5, поступает впреобразователи 6, где из позиционно-остаточного кода преобразуется вдвоичный код. С выходов преобразователей 6 сумма в двоичном коде поступает на информационные входы регистра 8 и по сигнал 1. с третьего выходаблока 10 управления заносится в этотрегистр, с выхода которого поступает на первый 13 выход устройства.Рассмотрим более подробно работуодного разряда сумматора 5. Узлы 1518 выполняют по модулю соответственно,суммирование значений на информационных входах 35 и 36, суммирование значений на информационных входах 35, 36 с единицей, суммированиезначений на информационных входах35, 36 и вычитание иэ полученной величины значения основания позиционной системы счисления, суммированиезначений на информационных входах35 и 36 с единицей и вычитание изполученной величины значения основа"ния позиционной системы счисления,Ввиду малой величины оснований указанные узлы целесообразно выполнитьтабличного типа на основе ПЗУ,Схема 19 сравнения с константойформирует парафаэное значение переноса при условии, что входная величина больше или равна значению основания позиционной системы счисления,Схема 20 сравнения с константой формирует парафазное значение переносапри условии, что входная величинаравна значению основания позиционнойсистемы счисления, уменьшенному наединицу. Схемы 19 и 20 с константоймогут быть реализованы на основе ПЗУлибо комбинационной логикой. Значение суммы в виде двоична-кодированного кода СОК и парафазное значениепереноса снимаются с выхода коммутатора 34 и элементов ИЛИ 32 и 33.Блок 10 управления устройства является стандартным микропрограммнымблоком управления, функционированиекоторого описывается алгоритмами.З +1 Формула изобретения Арифметическое устройства, содержащее п-разрядный двоичный регистр множимого, состоящий из ш 1 с 1 Зб 473разрядных групп (п=ш 1 с), и-разрядный дноичный сдвиговый регистр множителя, состоящий из ш 1-разрядных групп, и-разрядный двоичный промежуточный регистр, состоящий иэ ш 1-разрядных групп, (и+)-разрядный двоичный сдвиговый регистр частичных произведений, состоящий из щ 1-разрядных групп ш-разрядный сумматор и микроО программный блок управления, причем выходы и младших разрядов и выход младшего разряда (и+1)-разрядного двоичного сдвигового регистра частичных произнедений соответственно являются выходом старших разрядов результата устройства и подключены к сдниговому входу старшего разряда и-разрядного двоичного сдвигового регистра множителя, входы первого и второго операндов устройства соединены соответственно с информационными входами п-разрядных двоичных регистров множимого и сднигового регистра множителя, выходы которого являются выходом младших разрядов результата устройства, выход младшего разряда п-разрядного двоичного регистра множителя подключен к первому входу микропрограммного блока управления, второй вход которого является входом пПуск" устройства, третий вход блока упранления является входом "Умножение 1 устройства, входы записи и-разрядных двоичных регистра множимого и сдвигового регистра множителя, а также п младших разрядов (и+1)-разрядного двоичного сдвигоного регистра частичных произведений подключены соответственно к выходам первого, второго и третье 40 го управляющих полей микропрограммного блока управления, входы обнуления и-разрядного двоичного регистра множителя и (и+1)-разрядного двоичного сдвигового регистра частиц 45 ных произведений обьединены и подключены к выходу четвертого управляющего поля микропрограммного блока управления, вход занесения и-разрядного двоичного промежуточного ре- "050 гистра подключен к выходу пятого управляющего поля микропрограммного блока управления, тактовые входы и- разрядного двоичного сдвигового регистра множителя и (ц+1)-раэрядного двоичного сдвигового регистра частичных произведений обьединены и подключены к выходу шестого управляю которых подкпючена соответственно к группе информационных входов п-разрядного двоичного промежуточного регистра, группа выходов которого подключена соответственно к группе входов преобразователей двоичного кода в непозиционный код первой группы, группа выходов и-разрядного двоичного регистра множимого подключена к группе входов преобразователей двоичного кода в непоэиционный код второй группы, выходы которых подключены к первым информационным входам соответствующих раэрядон ш-разрядного сумматора, вторые информационные входы которых подключены к выходам соответствующих преобразователей двоичного кода н непоэиционный код первой группы, выходы разрядов и- разрядного сумматора подключены к нхоцам соответствующих преобразователей непозиционного кода в двоичный код группы, выходы которых подключены к информационным входам соответствующих групп (и+1)-разрядного дноичного сдвигоного регистра частичных произведений, кроме нулевого разряда, группа выходов которого подключена соответственно к первой группе инФормационных входов коммутаторов группы, вторая группа информационных входов которых подключена соответст-, венно к группе выходов п-разрядного двоичного сднигового регистра множителя, управляющие входы коммутаторов группы соединены с выходом седьмого уп - ранляющего полямикропрограмного блока управления,четвертый нходкоторого является входомСложение устройства,2, Устройство по п. 1, о т л и ч а ю щ г е с я тем, что разряд ш 30 щего поля блока микропрограммногоуправления, ныход переноса р-го разряда сумматора соединен с входомпереноса (р)-го (р=п2) разряда сумматора, выход переноса старшего разряда сумматора подключен кинформационному входу старшего разряда (и+1)-разрядного двоичного сдвигового регистра частичных произведений, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействияоно содержит первую и вторую группыиз ш преобразователей двоичного кодан непоэиционный код, группу иэ шпреобразователей непозиционного кода н двоичный код, группу из Ы-разрядных коммутаторов, группа ныходонразрядного сумматора содержит узлыформирования суммы, суммы, увеличенной на единицу, суммы, уменьшеннойна основание позиционной системысчисления, суммы, увеличенной на еди-ницу и уменьшенной на основание позиционной системы счисления, две схемы сравнения с константой, восемьэлементов И, пять элементов ИЛИ икоммутатор, причем выход коммутатора является вьжодом разряда щ-разрядного сумматора, информационныевходы которого подключены к соответсствующим входам узлов формированиясуммы, суммы, увеличенной на единицу, суммы, уменьшенной на основание позиционной системы счисления,суммы, увеличенной на единицу и уменьшеной на основание позиционной системы счисления, выходы которых соединены соответственно с первым, вторым,третьим и четвертым информационнымивходами коммутатора, выход узла формирования суммы соединен с входамипервой и второй схем сравнения с кон- дстантой, инверсный выход первой схемы сравнения с константой соединен спервыми входами элементов И с первого по четвертый, прямой выход первой схемы сравнения с константой соединен с первыми входами элементов Ис пятого по восьмой, вторые входыпервого, третьего, четвертого, пятого и седьмого элементов И соединены с инверсным выходом второй схе . мы сравнения с константой, прямойвыход которой соединен с вторыми входами второго, шестого и восьмогоэлементов И, третьи входы первого,второго, пятого и шестого элементовИ соединены с инверсным входом переноса разряда ш-разрядного сумматора,прямой вход переноса которого соединен с третьими входами третьего,четвертого, седьмого и восьмого элементов И, выходы первого и второгоэлементов И соединены через первыйэлемент ИЛИ с первым управляющимвходом коммутатора, второй, третийи четвертый управляюшие входы которого соединены соответственно с выходами третьего элемента И, второгои третьего элементов ИЛИ, выходычетвертого, пятого и шестого элементов И соединены соответственно свходами второго элемента ИЛИ, выходыседьмого и восьмого элементов И соединены соответственно с входами третьего элемента ИЛИ, выходы первогоэлемента ИЛИ и третьего элемента Исоединены соответственно с входамичетвертого элемента ИЛИ, выход ко -торого является инверсным выходом переноса разряда ш-разрядного сумматора, прямой выход переноса которого.соединен с выходом пятого элементаИЛИ,первый и второй входы которогосоединены соответственно с выходами второго и третьего элементов ИЗИ1236473 ставитель А.Клюехред Редактор Г,Волкова ректор В,Бутяга Заказ 309 51 о ком о ская Производственно-полиграФическое предприятие, г. Ужгород, ул, Проектная, 4 Тираж 671 НИИПИ Государственно по делам изобретени 35, Москва, Ж, Ра