Арифметическое устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик рц 960802(22) Заявлено 19,06, 80 (21) 2943075/18-24 С 06 Е 7/38 с присоединением заявки Й 9 -Государственный комитет СССР по делам изобретений и открытийОпубликовано 230982. Бюллетень Й 9 35 Дата опубликования описания 23; 09, 82(54) АРИФМЕТИЧЕСКОЕ УСТРОИСТ вер вых еди вто ход Изобретение относится к цифровой вычислительной технике, может быть использовано для аппаратной реализа- ции операций вычисления функций в устройствах автоматики и вычислительной техники.По основному авт. св. 9 633016 известно арифметическое устройство, содержащее блок управления, выходы которого подключены к управляющим входам регистров сдвига, первые выходы. первого, второго и третьего регистров сдвига соединены соответственно с первыми входами первого, второго и третьего сумматоров-вычитателей, выходы которых соединены с первыми входами соответствующих регистров сдвига, вторые выходы второго и третьего регистров сдвига соединены соответственно с первыми входами четтого и пятого регистров сдвигаод четвертого регистра сдвига сонен со вторыми входами первого ирого сумматоров-вычитателей, выпятого регистра сдвига - со вторым входом третьего сумматора-вычиталя, вход блока анализа сходимостичисления - со вторым выходом перго регистра сдвига, первый и второй ыходы - с соответствующими входами блока управления, третий выходс управляющими входами сумматороввычитателей, причем блок анализасходимости вычисления содержит двесхемы сравнения, выходы которых подключены соответственно ко входам триггеров, выходы которых подключены соответственно к первым входам элементов И, вторые входы которых подключены,у тактовой шине, выходы элементов И подключены соответственно кпервому и второму выходам блока,входы схем сравнения и первый входтретьего элемента И являются входамиблока анализа сходимости, второй входтретьего элемента И подключен к тактовой шине, выход третьего элемента И - через третий триггер - к третьему выходу блока анализа сходимости 20 вычисления Г 13Недостатками арифметического устройства являются ограниченные Функциональнце воэможности, так какустройство предназначено для вычисле ния только одной функции - частногоот деления произведения двух аргументов на третий.Целью изобретения является расшие класса решаемих задач за счет 30ожнасти одновременного вычнсле% + Поставленная цель достигается тем, что в устройство дополнительно введе-ны три сумматора-вычитателя и три реО гистра, причем выходы четвертого и пятого сумматоров-вычитателей соединены соответственно с первыми входами шестого и седьмого регистров, выходы которых соединены с первыми входами четвертого и пятого сумматороввычитателей соответственно, второй выход шестого регистра соединен со входом восьмого регистра, выход которого соединен со вторыми входами четвертого и пятого сумматоров-вычитателей, управляющие входы которых соедйнены с первым выходом блока анализа, первый и второй входи шестого сумматора-вычитателя соединены соответственно со вторым входом шестого регист 25 ра и со вторыми входами второго и седьмого регистров, третий вход шестого сумматора-вычитателя соединен с третьим входом блока управления, ,первый и второй выходы которого соединены с управляющими входами соответственно шестого, седьмого и вось" мого регистров, выход шестого сумматора-вычитателя соединен со вторым входом первого регистра. 35 Такое схемо-техническое решение позволяет за одно и то же время вычислить четыре сложных Функции.На фиг. 1 представлено арифмети ческое устройство; на Фиг. 2 - одна из возможных схем блока управления. Схема (Фиг. 1) содержит сумиаторывычитатели 1-6, регистры 7-11 сдвига, 45 регистры 12-14, блок 15 анализа сходимости вычислений И блок 16 управления. Блок 16 управления (фиг. 2) преД- назначен для синхронизации устройства и может содержать управляемыйгенератор 17 тактовых импульсов, работающий в старт-стопном режиме, счет-, чик 18, дешифратор 19, триггеры 2022, элементы И 23-27, элементы ИЛИ28-31, элемент 32 задержки. Первыйвход 33 от блока 15 для сигнала х0 соединен с остановочным входомгенератора 17, Второй вход 34 от блока 15 для сигнала о = ц + соединенсо входами элементов И 26 и 27, причем вход элемента И 27 является инвертирующим. Третий вход 35 от третьеговхода устройства соединен со входомпуска генератора 17. Первый выход 36соединяется с управляющими входами регистров 7-9, 12 и 13 для подачи на них последовательности тактовыхимпульсов, необходимых для продвижения их содержаний на первые входысумматоров-вычитателей 1"5, Второйвыход 37 соединяется с управляющими , входами регистров 10, 11 и 14 для по" дачи на них последовательности такто"вых импульсов для сдвига и последо"вательности тактовых импульсов дляпроддвижения предварительно сдвинутйхсодержаний на вторые входы сумматоров-вычитателей 1-5, причем втораяпоследовательность снимается с первого выхода 36 через элемент ИЛИ 31,Третий выход 38 может быть соединенс третьим входом блока 15 для подачитактового импульса конца итерациис первого выхода дешифратора-шифратора 19, второй выход которого для тактового импульса конца сдвига соединенчерез элемент ИЛИ 28 с установочнымвходом триггера 20. (Соединение выхода38 блока 16 управления с входом блока15 на Фиг. 1 не приведено, посколькупри другом варианте выполненйя блока15 в этой связи нет необходимости),Вычисление функций в данном устройстве основано на одновременном решении в итерационном процессе системыразностных рекуррентных соотношенийТ с п(п+в) +(и+1)+1Яб 3(Однако благодаря асинхронному режиму работы (прерывание процесса вычисления при х = 0 и сокращение числа тактов для сдвига) для большинства значений аргументов время вычисления значительно меньше максимального значения.Погрешность вычисления при а дополнительных разрядов всегда меньше одной единицы и-го последнего разряда аргумента.Данное устройство может быть использовано в качестве операционного устройства (спецпроцессора) для вычисления указанных Функций в устройгде= О, и - порядковый номер итерации; 1 = О, и - вес или показательитерации; и - число разрядов операндов. Рекуррентние соотношения обладают групповыми свойствами и вычисляются одновременно, причем каждое соотношение решается последовательно эаи + щ тактов, где а = 32 од 1 и - числодополнительных защитных разрядов аргументов для компенсации погрешностиотусечения чисел при их сдвиге. соот ношение х реализуется в сумматоре вычитателе 1 соотношение г - в сумРматоре-вычитателе 2, соотношение ув сумматоре-вычитателе 3, соотношениец - в сумматоре-вычитателе 4, соотношение ч.- в сумматоре-вычитателе 5. Логйческое уравнение х ) .0 решается в блоке 15. Значение г 2получается в регистре 10, значение у 2-в регистре 11, значение и 2 - в регистре 14,Вычисления указанных функций вданном устройстве осуществляются следующим образом,Первоначально аргумент х с первого входа заносится в сумматор-вычитатель б и регистр 12, аргумент у совторого входа заносится в регистр 9,аргумент г с третьего входа - в сумматор-вычитатель б и регистры 8 и 13.Значения аргументов х, у, г переносятся в регистры 14, 11 и 10 соответственно, с пятого входа на управляющий вход сумматора-вычитателя б подается сигнал, определяющий сложениеили вычитание, Затем на четвертыйвход подается стартовый импульс, который поступает в блок 16. По стартовому импульсу в сумматоре-вычитателеб за один такт выполняется алгебра- -ическое сложение,. результат котооого ф 0: х 0 = х й 2 г записывается в виденачального условия в регистр 7.В любой 3 итерации результатысуммирований или вычитаний с выходовсумматоров-вычитателей 5 последовательно записываются младшими разрядами вперед в освобождающиеся припродвижении старшие разряды (первыйвход) регистров 7-9, 12 и 13 и продвигаются к их началу (в сторону 56младших разрядов). В конце каждойитерации по тактовому импульсу конца итерации на входе блока 15 производится определение значения цифрыЧ для следующей итерации. В зависи5мости от значения кода х в регистре. 7 на одном иэ выходов элементасравнения появляется сигнал. Прих0 Ч = -1. При х )О Ч =+1.В конце каждой итерации, например, по тактовому импульсу концаитерации, с выходов регистров 8, 9и 12 их содержания передаются в регистры 10, 11 и 14 соответственно.Затем тактовыми импульсами сдвигапроизводится сдвиг на соответствующее число разрядов в регистрах 10,11 и 14. Причем если значение цифрыЧ, не. изменяется, т. е. Ч= Чмсдвиг производится на прежнее числоразрядов. При Ч Ф Чсдвиг производится на один разряд больше, чемв предыдущей итерации. Количествосдвигов, в зависимости от номераитерации(т,е. числа тактовых импульсов) и изменения цифры Ч,опрецеляется в логической схеме дешифратор-шифратора 19, входящего в состав;5 лока управления,При значении Ч = +1 сумматор,вычитатель 1 выполняет вычитание,а сумматоры-вычитатели 2-5 - сложение. При Ч = -1 их режим работыменяется на обратный.После выполнения. определенного;числа итераций содержание регистра7 становится равным нулю, и процессвычисления заканчивается.При наличии сигнала на управляющем входе сумматора-вычитателя б,в последнем выполняется вычитание(начальное значение х 0 х - 2 г)и.после окончания процесса вычисле"ния в регистре 8 содержится значениефункции х - г, в регистре 9 - фунх - гкции, в регистре 12 - функции , в регистре 13 - фунх -хгх-гкцииг При отсутствии сигнала на управляющем входе сумматора-вычитателя б в последнем выполняется сложение (начальное значение х 0 = х + 2 г) и после окончания процесса вычисления в регистре 8 содержится значение функции х + Зг, в регистре 9 - функции , в регистре 12 - Фунх +Згкции , в регистре 13 - фунх + Зхгкции . . Максимальное время вы+ствах и системах автоматики, телемехаиики, измерения и телеуправления,регулирования и контроля, в специализированных вычислительных машинахи т.д. Благодаря большому быстродействию применение данного устройства 5позволит повысить производительностьвычислений, особенно при большой частоте обращения к вычислению данныхФункций, По сравнению с другими микропроцессорами данное устройство об Оладает минимальной стоимостью и минимальнымн аппаратурными затратами. Формула изобретения 15АриФметическое устройство по авт. св. Ю 633016, о т л и ч а ющ е е с я тем, что, с цел 6 ю расши-, рения класса решаемых задач за счет Воэможности одновременного вычисления Функцийху - гг, х 1- хз, х - г) х-г;2 гг2 2ху Зук х + Зхк, (х + а) р 5 и х + Зг;гв него введены три сумматора-вычитателя и три регистра, причем выходы четвертого и пятого сумматоров-вычи" тателей соединены соответственно спервыми входами шестого и седьмогорегистров, выходы которых соединеныс первыми входами четвертого и пятого сумматоров-вычитателей соответственно, второй выход шестого регистрасоединен со входом восьмого регистра,выход которого соединен со вторыми,входами четвертого и пятого сумматоров-вычитателей, управляющие входыкоторых соединены с первым входом "Флока анализа сходимости вычисленияпервый и второй входы шестого сумматора-вычитателя соединены соответственно со вторым входом шестого регистра и со вторыми входами второго и седьмого регистров, третий вход шестогосумматора-вычитателя соединен с треть,им входом блока управления, первый ивторой выходы которого соединены с управляющими входами соответственношестого, седьмого и восьмого регистров, выход шестого сумматора-вычитателя соединен со вторым входом первогорегистра.источники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 633016, кл. 6 Об Р 7/38, 1975 прототип),960802 Составлтель А, ЗоринТехред Е.Харитончик Корректор С. Ие А. Иимк еда Филиал ППП "Патент"., г. Ужгород, ул. Проект 4 аз 7282/58ВНИИПИ Госупо делам113035, Мос ираж 731 арственного комит зобретений и откр а, Х, Раушская Подписиа СССРий аб д.