Арифметическое устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1)4 С 06 Р 7/38 ТЕТ СССРИ ОТНРЫТИЙ РЕТЕН ИДЕТЕЛЬСТВ механирпенко енко идетельство СССР 6 Р 7/38, 1981.О. Техническое 977, с. 16-17СКОЕ УСТРОЙСТВ(54) АРИФМЕТИЧ (57) Изобретен лительной техн пользовано для ных средств об Цель изобретен водительности иле ГОСУДАРСТВЕННЫЙ КО ПО ДЕЛАМ ИЗОБРЕТЕН ОПИСАНИЕ АВТОРСКОМУ СВ(71) Специальное конструктотехнологическое бюро Физикоческого института им. Г.В,К(56) Авторское свМд 1016779, кл. С 0Процессор ЕС 206описание Т 02. М, 1 е относится к вычиске н может быть испостроения конвейеработки информации. я - увеличение произ- конвейерном режиме 801229754 работы. Сущность изобретения состоит в том, что устройство, содержащее сумматор, умножитель, три буферных регистра, два мультиплексора,дополнительно содержит шесть мультиплексоров, два блока задержки, четыре регистра настройки, регистр кода структуры, три сдвигающих регистра, счетчик задержки настройки, дешифратор модуля счета, триггер, формирователь кода задержки начала настройки, блок настроечной последовательности, два блока модифицирующихпоследовательностей, схему сравнения, схему блокировки слагаемого, схему блокировки множителя, вентиль И, вентиль ИЛИ, вентиль И-НЕ, инвертор и накопитель настроек с отличительными связями.1229754 Таблица выход умножителя 2 выход сумматора 1вход 40вход 4 10 Таблица 2 Управляющиевходы ОО 1 2 4 3 1 4 01 О 1 3 Таблица 3 Управляющие ходы Разряды ре гистра 25, поступающие на вы- ход азря истр осту ре 26,ющие 5 умножи й спос вых дполаг (буфер регист ом ственнуюлоков,пользуеровку,45 11.оо напряжение питания ц а 4 0 00 1 0 1 0 рвыир авляюй вход 1 0 О 1 1 1 0 0 Второйправляю О 0 0 щии вход Изобретение относится к вычислительной технике и может быть испрльзовано для построения конвейерных средств обработки.Цель изобретения - увеличение 5 производительности в конвейерном ре яреме работы.На фиг1 представлена схема арифметического устройства, на фиг. 2 временная диаграмма работы. 10Арифметическое устройство содержит сумматор-вычитатель 1, умножитель 2, коммутатор 3, мультиплексор 4, коммутатор 5, мультиплексор 6, коммутаторы 7-10, выход 1 результата, элементы 12 и 13 задержки, .выход 14 признака, блок 15 элементов запрета, блок 6 элементов ИЛИ, вход 17 кода настройки, блок 18 памяти, регистры 19-22 настройки, регистр 23 структуры, регистры 24-26 сдвига, счетчик 27,дешифратор 28, элемент ИСКЛЮЧАКЩЕЕ ИЛИ 29, мультиплексоры 30-33, трйггер .34, элемент ИЛИ 35, элементы И 36 и 37, элемент НЕ 38, информационные входы 39-41, вход 42 сопровождающего признака, вход 43 разрешения настройки, вход 44 окончания настройки, входы 45 и 46 модифицирующих признаков, выход 47 мультиплексора 31, выходы 48-51 разрядов мультиплексора 30, входы 52 и 53 сумматора-вычитателя 1, выходы 54 и 55 умножителя 2, выход 56 мультиплексора 32, 3 Сумматор-вычитатель 1 итель 2 реализуют конвейернвыполнения операций, что пналичие в них промежуточныхных) регистров. Число такихров от входа к выходу в каждблоков 1 и 2 определяет со(логическую)задержку этихМультиплексоры 46, 30-33,имые в устройстве, имеют кодпредставленную в табл. 1-4ственно. Управляющие Информационный вход,входы поступающий на Разряды регистра 24поступающего на выходы Мульти- Мультиплекплексор 31 сор 321229754 Продолжение табл,4 Информационный вход1поступающий на выход Ел Е Е Е 27 Е 29 27 27 Е 29 29 Е Е Е Таблица 5 15 Конфигурация Х,+Х Х +Хз Х,+8 ф Х,)Х,л 5Хз)+Х 2 14 (Х, Х )+Б Х -Х 1 2 з)(Х+Х ) Б 16 (Х, Я)+Х Арифметическое устройство пред О назначено для выполнения в конвейерном режиме операций, описываемых в табл. 5. Выход уст- Кон- Выход устройства фигу- ройстварация 10 (Х, +Я) Х 20(Х, Х ) Х 15 (Хх )+8 З 0 17 (Х Б)+Х.35 П р и м е ч а н и е Х 1,Х 2,ХЗ даиные, поступающие на входы 39-41, Я - результат на выходе сумматора вычи 40 тателя 1, + - сложение или вычитание,При конвейерном выполнении указанных операций возможны следующие варианты прохождения информации через устройство, определяющие его структуру: вход устройства сумматор-вычитатель выход устройства, вход устройства - сумматор-вычитатель умно- житель - выход устройства, вход устройства -умножитель -+ сумматор-вычитатель-выход устройства; вход устройства -умножитель - выход устройства.Присваивают данным структурам соответственно коды 0,1,2,3.Установку необходимых связей, определяющих конфигурацию устройства, называют настройкой, В процессе настройки может возникать необходимость организации ее задержки более чем на один такт с момента получения внешней команды с входа 43 разрешения настройки. Это возможно., когда последний элемент старой структуры становится первым элементом в новой структуре и в некоторых других случаях, При этом начало установки новой структуры задерживается на число тактов, необходимое для завершения обработки элементов в старой структуре. Настройка устройства в зависимости от выполняемой операции осуществляется подачей на вход 17 кода настройки. По его значению из блока 18 памяти на регистры 19-22 настройки в последовательности, определяемой кодом структуры, принимаемому на регистр 23 структуры и преобразуемому в тактовые сигналы мультиплексором 30, принимается управляющая информация, которая задает нужную коммутацию в мультиплексорах 4 и 6 и коммутаторах 3, 5 и 7, а также управляет режимом работы (сложения или вычитания) сумматора-вычитателя 1 в зависимости от операции согласно в табл. 6.1229754 Т а б л и ц а б Сумматор Конфигурация Вход 52Вход 53 Вход 54Вход 55 Х Х Х Х Х,Х,Х Х Х,Х Г 1 Х,Х Х,10 Х,М Х 3 Х 14 М Я Х 15 М Б Х 1 б 17 Х,Х,М - результат на выходе умножителя 2. Таблица 7 Код старойструктуры О 0 О О 1 11 2 2 2 2 3 3 3 3 О 1 2 3 О 1 2 3 02 3 0 1 2 3 Код новойструктуры 0 О О 0О ь ь 2О 0 0 0 О 2 ими 2 собственная задержка соответственно сумматора-вычитателя и умно- жителя:. Примечание. Предлагаемую настройку называют статической.45При переходЕ от старой структуры к новой возникает необхоУмножитель 2Выход 11 димость в задержке перестройки.Значение задержек ь приведены втабл,7, 229754Задержка й осуществляется посредством элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, 29 имультиплексора 33.При равенстве Ь и содержимого счетчика 27 на выходе мультиплексора 33 - 5логическая единица,При единичных значениях на входах43 и 44, в этом случае, на инверсном выходе элемента И 37 формируетсяотрицательный импульс, которым устанавливается в регистре 23 код новойструктуры и в первый разряд регист,ра 24 сдвига заносится единица, чтоопределяет начало новой последовательности. 15В зависимости от кода структурыпреобразует последовательность положений "бегущей" единицы в регистре24 и последовательность синхроимпульсов, управляющих регистрами 19-22 настройки,Данные, поступающие на входы 3941, образуют последовательности, Впределах одной последовательностисохраняется статическая настройка,задаваемая блоком 18 памяти. Дляразметки указанных последовательностей вместе с данными, поступающимина. один из входов 39-41, на вход 42поступает последовательность сопро3вождающих признаков, с помощью которых выделяется начало и конец в последовательности данных. Посколькурезультат обработки на выходе 11в зависимости от кода структуры за- З 5держивается относительно входныхданных на различное число тактов,для сохранения правильной разметкивыходной последовательности данныхв устройство введены элементы 12 и 4013 задержки, которые путем соответствующей коммутации образуют для последовательности сопровождающихпризнаков конвейер, аналогичный конвейеру данных, составленному из блоков 1 и 2. При этом по величине задержки элемент 12 соответствует сумматору 1, а элемент 13 - умножителю 2.Для изменения настройки в про- . 50цессе выполнения одной команды используется динамическая настройкапо сигналам входов 45 и 46. Эти сигналы, как и сигнал 42, образуют последовательность, синхронную с одной из входных последовательностейданных. По этим сигналам задержанным соответствующим образом в мультиплексорах 31 и 32,осуществляется блокировка слагаемого, поступающего на вход сумматора с выхода мультиплексора 4, либо блокировка множителя, поступающего на вход умножителя с выхода мультиплексора 6. При этом на выходах блоков 5 и 16 элементов оказываются действующими соответственно арифметические коды нуля и единицы. С помощью сигналов модификации входов 45 и 46 обеспечивают достаточно большое разнообра - эие операции при фиксированной статической настройке. Формирование необходимых задержек выходных сигналов мультиплексоров 30 и 31 осуществляется с помощью соответственно регистров 25 и 26 сдвига.Рассматривают выполнение в устройстве выражения у. =у +а. Ь и-1следующего за ним выражения 01+о, пользуясь временной диаграммой (фиг. 2). Момент1 соответствует появлению на входе 43 разрешения на выполнение первой операции первого выражения. Поскольку устройство находится в исходном состоянии (на входе 44 высоким уровнем действует признак окончания предыдущей операции), то без задержки формируется на выходе элемента И 37 сигнал пуска, по заднему фронтУ которого на входы 39 и 40 начинают поступать данные а и Ь, . При этом мультиплексор 30 обеспечивает следующую последовательность появления управляющих сигналов на входах коммутаторов 3 и 5 мультиплексоров 4 и 6. Одновременно с первой парой данных производится коммутация в коммутаторе 5 и мульти. плексоре 6, через два такта, когда появляется первое произведение на выходе умножителя 1, производится коммутация в коммутаторе 3 и в мультиплексоре 4 и еще через такт, когда появляется результат на выходе сумматора выбирается вход в коммутаторе 7. В момент С по входу 43 поступает второе разрешение на вычисление нового выражения, Так как при этом устройство еще занято вычислением предыдущего выражения, вычисление нового выражения задерживается. В момент ,по входу 44 поступает признак окончания последовательности данных, участвующих при вычислении первого выражения. Поскольку устройство при этом еще продолжает вы 1229754полнение вычисления первого выражения, переключение структуры происходит в момент Т, т.е. сигнал на выходе элемента Й 37 формируется только через два такта после появления 5 признака, после чего осуществляется перекоммутация в коммутаторах 3, 5 и 7 и мультиплексорах 4 и 6 согласно значения кода новой структуры, равного единице. При этом начало выполнения нового выражения в течение двух тактов происходит параллельно с окончанием вычисления старого выражения,Формула изобретенияАрифметическое устройство, содержащее сумматор-вычитатель, умно- житель, блок памяти, четыре регистра настройки, регистр структуры, два мультиплексора, три коммутатора, регистр сдвига, триггер, блок элементов запрета, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, причем первый информационный вход устройства соединен с первыми информационными входами первого и второго коммутаторов, второй информационный вход устройства соединен с первыми 3 О информационными входами первого и второго мультиплексоров, выход первого мультиплексора соединен с информационным входом блока элементов запрета, выход первого коммутатоРа и выход блока элементов запрета соединены соответственно с первым и вторым информационными входами сумматора-вычитателя, выход которого соединен с вторыми информационными 40 входами первого и второго мультиплексоров, выход умножителя соединен с вторым информационным входом первого коммутатора и третьим информационным входом первого мульти плексора, вход кода настройки устройства соединен с адресным входом блока памяти, выходыкоторого соединены соответственно с информационными входами регистров настройки с 50 первого по четвертый и регистра структуры, выходы первого и второго разрядов счетчика соединены с входом дешифратора, выход первого разряда первого регистра настройки соединен 55 с управляющим входом первого коммутатора, выходы второго и третьего разрядов первого регистра настройки соединены соответственно с первым и вторым управляющими входами первого мультиплексора, выход первого разряда второго регистра настройки соединен с управляющим входом второго коммутатора, выходы второго и третьего разряцов второго регистра настройки соединены соответственно с первым и вторым управляющими входами второго мультиплексора, выход третьего регистра настройки соединен с управляющим входом сумматора-вычитателя, отличающееся тем, что, с целью увеличения производи-тельности в конвейерном режиме работы, оно содержит два элемента задержки, коммутаторы с четвертого по шестой, блок элементов ИЛИ, второй и третий регистры сдвига, два элемента И, элемент НЕ, мультиплексоры с третьего по шестой, причем третий информационный вход устройства соединен с четвертым информационным входом первого мультиплексора и с третьим информационным входом второго мультиплексора, четвертый информационный вход которого соединен с выходом умножителя, второй информационный вход второго коммутатора соединен с выходом сумматора-вычитателя и первым информационным входом третьего коммутатора, второй информационный вход, управляющий вход и выход которого соединены соответственно с выходом умножителя, выходом четвертого регистра настройки и выходом результата устройства, вход сопровождающего признака которого соединен с первыми информационными входами четвертого и пятого коммутаторов, выходы которых соединены соответственно с входами первого и второго элементов задержки, выходы которых соединены с соответствующими информационными входами шестого коммутатора, управляющий вход и выход которого соединены соответственно с управляющим входом третьего коммутатора и выходом признака устройства, выходы первого и второго элементов задержки соединены соответственно с вторыми информационными входами пятого и четвертого коммутаторов, управляющие входы которых соединены соответственно с выходами четвертыхразрядов второго и первого регистров настройки, выход пятого разряда первого региСтра настройки соединен спервым входом элемента ИЛИ, выходкоторого соединен с управляющим входом блока элементов запрета, выходвторого мультиплексора соединен с информационным входом блока элементовИЛИ, выход которого и выход второгокоммутатора соединены соответственно с входами множителя и множимогоумножителя, выходы разрядов регистра структуры соединены с соответствующими управляющими входами третьегомультиплексора, информационные входы которого соединены с выходамисоответствующих разрядов первого регистра сдвига, выходы разрядов третьего мультиплексора соединены с так,товыми входами соответствующих регистров настройки, выходы первого ивторого разрядов регистра структурасоединены с соответствующими управляющими входами четвертого и пятогомультиплексоров, информационные входы которых соединены соответственно с выходами разрядов второго итретьего регистров сдвига, входы которых являются соответственно первыми вторым входами модифицирующих признаков устройства, выходы четвертого и пятого мультиплексоров соединены соответственно с вторым входомэлемента ИЛИ и с управляющим входом) 7" / 2блока элементов ИЛИ, вход окончаниянастройки устройства соединен с первым входом первого элемента И и входом разрешения счета счетчика, входзапрета счета которого соединен с(щ)-м выходом дешифратора (щ - модуль счета), выходы первого и второго разрядов счетчика соединены с соответствующими входами элемента ИС 1 О КЛВЧАЮЩЕЕ ИЛИ, выход которого и выход первого разряда счетчика соединены соответственно с первым и вторым информационными входами шестого мультиплексора, первый и второй15 управляющие входы которого соединенысоответственно с выходом и информационным входом регистра структуры,выход шестого мультиплексора соединен с вторым входом первого элемен 20 та И, выход которого соединен с входом триггера и первым входом второгоэлемента И, второй вход и инверсныивыход которого соединены соответственно с выходом триггера и тактовымвходом регистра структуры, вход первого регистра сдвига через элементНЕ соединен с инверсным выходом второго элемента И, третий входпервого элемента И является30 входом разрешения настройки устройства,1229754 Составитель А.Клюеведактор М.Бианар Техред О.Гортвай Коррект екма аэ 2450/ оизводственн-полиграфическое предприятие, г.,ужгород, у Тираж 671НИИПИ Государстпо делам иэобр5, Москва, ЖПодписноенного комитета СССРений и открытийРаущская наб , д. 4/