Арифметическое устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскикСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт, свид-ву(22) Заявлено 03. 08,81 (21) 3325648/18-24 (И 1 М. К. с присоединением заявки йф(23) Приоритет 6 06 Р 7/38 Государствеииый комитет СССР ио делам изобретеиий и открытий(088. 8) Опубликовано 30,0183, Бюллетень Йо 4 Дата опубликования описания 30.01.83 еркасский, Р. О. Антонов, А. А. и В. И. Песков(71) Заявитель ьвовс ИИФИЕТИЧЕСКОЕ УСТРОИСТВО: 2 Ф20 Родопеквад азпредлагаемомуе устройство,отипных послеИзобретение относится к вычислительной технике и может быть использовано для выполнения операций сложения, вычитания, умножения, деления и извлечения корня при обработке больших массивов многоразрядных чисел.Известно матричное ариФметическое устройство 1.Однако устройство не имеет высокой производительности при обработке массива чисел, так как выполнение операций над очередной парой чисел можно производить лишь тогда, когда будет получен предыдущий результат.Известно ариФметическое устройство, которое содержит и последовательно соединенных однотипных блоков каждый из которых содержит два регистра, Формирователь (и+1) старших разрядов, два триггера и элемент И 2)Однако устройство предназначено для обработки массива чисел одновре менно, а не массива из пар чисел, и кроме того, не может выполнять операции деления и извлечения корня квадратного.Наиболее близким кявляется ариФметическокоторое содержит и одн довательно соединенных решающих блоков, каждый из которых содержит тритриггера, сумматор, элементы И-ИЛИ;а также логический узел, содержащийдва элемента И, прямой и инверсныйвыходы которых объединены элементом ИЛИ 3).Недостатком этого устройства яв 1 рляется недостаточное быстродействиепри выполнении операции деления иизвлечения корня квадратного, которые выполняются за два полутакта.Кроме того, при выполнении этих опеРаций . необход;мо сдвигать данныедва раза влево в первом регистрекаждого блока, что также приводитк снижению быстродействия.Пель изобретения - повышение быстействия устройства при выполнениирации деления и извлечения корняратного.Поставленная цель достигаетсятем, что в ариФметическом устройстве, содержащем и последовательносоединенных решающих блоков (и - ррядность онерандов), состоящих изтрех регистров, сумматора, коммута.- торов, и и логических узлов, содержащих элемент ИЛИ и два элемента И,выходы которых соединены с входамиэлемента ИЛИ, причем выходы логнческих узлов соединены с входами разря-дов второго регистра первого решающего блока, выходы разрядов первогорегистра М-го блока (где М = 1псоединены с первыми входами соответ-,5ствующих разрядов сумматора, прямыевыходы разрядов второго регйстра-го решающего блока соединены свходами разрядов второго регистра(1+1)-го решающего блока, инверсныйи прямой выходы (1+1)-го разряда10второго регистра М-го решающего блока соединены с информационными входами первого коммутатора, управляющие входы которого соединены с первой и второй управляющими шинамиустройства, выход первого коммутатора соединен с вторым входом (1 + 1)-горазряда сумматора, прямые выходы М"хразрядов третьего регистра 1-го решающего блока соединены с входами 20(М-)-ых разрядов третьего регистра(К+1)-го решающего блока, выход второго коммутатора 1-го решающего блока соединен с .входом 1-го разрядавторого регистра (1+1)-го решающего 25блока, первый информационный входвторого коммутатора К-го блока соединен с прямым выходом М-го разря-.да второго регистра М-го блока, первый управляющий вход второго коммутатора соединен с второй управляющейшиной устройства, каждый решающийблок дополнительно содержит третийкоммутатор, причем информационныевходы М-го разряда третьего коммутатора соединены с выходом (М)-горазряда первого регистра, с выходом(М+1)-го разряда первого рбгистра,с выходом (М)-го разряда сумматора, с выходом (.к+1)-го Разряда сумматора, управляющие входы третьегокоммутатора соединены с прямыми иинверсными выходами знакового разря-,да сумматора и первого разряда третьего регистра и с третьей и четвертой управляющими шинами устройства,выход М-го разряда третьего коммутатора М-го решающего блока соединенс входом М-го разряда первого регистра (1+1)-го решающего блока, инверсный выход знакового разряда сумматора М-го блока соединен с входом и-го.разряда третьего регистра (1+1)-гоблока и с вторым информационным входом второго коммутатора, второй управляющий вход которого соединен с 55первой управляющей шиной устройства,инверсные выходы всех разрядов второго регистра Е-го блока, кроме (к+1)-гбразряда, соединены с вторыми входами сумматора. 60На чертеже представлена Функциональная схема арифметического устройства,Устройство содержит и решающихблоков 1, каждый из которых содержит регистры 2-4, сумматор 5, коммута" торы б. Кроме того, устройство содержит и логических узлов 9, содержащих элементы И 10 и 11 и элемент ИЛИ 12, входные шины 13-15, управляющие шины 1 б. Блок 1 содержит коммутатор б; имеющий и разрядов, и одноразряднйе коммутаторы 7 и 8. Выход (М)-го разряда регистра 2 соединен с первым информационным входом -го разряда коммутатора б, управляющие входы которого соединены с управляющей шиной 18 (операции "Деление, извлечение корняф) и с прямымвыходом знакового разряда сумматора 5.Выход (1+1)-го разряда регистра 2 соединен в вторым информационным входом М-го разряда коммутатора б, управляющие входы которого соединены с шиной 17 (фУмножение) и с ин версным выходом йервого разряда регистра 4. Выход (с)-го разряда сумматора 5 соединен с третьим информационным входом М-го разряда коммутатора б, управляющие входы которого соединены с шиной 18 и инверсным выходом знакового разряда сумматора 5. Выход (1+1)-го разряда сумматора 5 соединен с четвертым информационным входом 1-го разряда коммутатора б, управляющие входы которого соединены с шиной 17 и с прямым выходом первого разряда регистра 4. Выход К-го разряда регистра 2 соединен с первым входом М-го разряда сумматора 5, второй вход которого соединен с инверсным выходом -го разряда регистра 3, кроме вто-. рого разряда в первом блоке 1, треть его разряда во втором блоке 1 и и-го разряда в (и)-ом блоке 1. В каждом из блоков 1 прямой выход этих раз- рядов соединен с первым информационным входом коммутатора 7, первый управляющий вход которого соединен с шиной 19 (фИэвлечение корня" ), а инверсный выход - с вторым информацион ным входом коммутатора 7, второй управляющий вход которого соединен с шиной 20 (" Деление, умноженивф). Выход коммутатора 7 соединен с вторым входом соответствующего разряда сумматора 5. Выходы й-х разрядов коммутатора б соединены с входаюи соответствующих разрядов регистра 2 последующего блока 1.Инверсные выходы Е"х разрядов регистра 3 каждого предыдущего блока 1 соединены с входами 1-х разрядов регистра 3 последующего блока 1, кроме первого разряда во втором блоке 1, второго разряда в третьем блоке 1 и т.д. Входы этих разрядов соединены с выходом коммутатора 8, первый информационный вход которого соеди; нен с инверсным выходом знакового разряда сумматора 5, первый управляющий вход - с шиной 19, второй информационный .вход коммутатора 8 соединен с инверсным выходом первого раз" ряда первого блока 1 (второго разряда второго блока 1 и т.д,), а второй управляющий вход - .с шиной 20, Выход М-го разряда регистра 4 каждого предыдущего блока 1 соединен с входом (М)-го разряда регистра 4 последующего блока 1. Вход в-го разряда регистра 4 последующего блока 1, начиная с второго блока 1, соединен с инверсным выходом знакового разряда сумматора 5 предыдущего блока 1.При сложении, вычитании, делении входами. устройства являются шины 13 и 14. При этом логический узел 9 пропускает через элемент ИЛИ 12 прааю (через элемент И 10) или инверсные (через элемент И 11) значения вход- ных сигналов. При умножении входами устройства являются шины 14 и 15, при извлечении корня. квадратного- шина 13. Перед началом работы все регистры сбрасываются в нулевое состояние.При умножении в первом такте первое множимое, поступающее цо шине 14, проходит на регистр 3 через элементыИ 11, ИЛИ 12, а первый множитель . -по шине 15 на регистр . 4, причем пер.вый разряд - младший разряд множи-.теля.Содержимое регистра 3 проходитна сумматор 5, где складывается снулевыми значениями регистра 2. Еслипервый разряд множителя регистра 4 равен ф 1 ф, то коммутатор б пропуска"ет на регистр 2 второго блока сдви-.нутое значение сумматора 5. Если -пер.вый разряд множителя равен "Оф, то коммутатор 6 пропускает сдвинутое значение регистра 2.Сдвиг. операндов вправо обеспечен соединением разрядов. регистра 2 и сумматора 5 с коммутатором б, а также соединением регистров 4 соседних блоков 1.Во втором тактесодержимое первого блока 1 переписывается во второй блок 1, а в первый блок 1 поступает вторая пара .операндов. В первом блоке 1 получают в сумматоре 5 первую частичную сумму произведения первой пары. чисел. Во втором блоке полученную ранее первую частичную сумму, записанную в регистр 2, складывают в сумматоре 5 с содержимым регистра 3. В зависимости от значения второго разряда первого множимого (регистр 4) в. сумматоре 5 получают вто" рую частичную сумму. произведения пер вой пары чисел (производится сложение или сдвиг операндов).При и-разрядных входных операндах результат вычислений первой пары чисел получают на выходе сумматора5 в-го блока через п тактов, а всех последующих пар чисел - через один такт. При делении первое делимое записывают в регистр 2, а первый делитель - по шине 14 в регистр .3 че" рез элементы И 10, ИЛИ 12 делителя.Деление выполняют с восстановлением остатка. В первом такте в сумматоре 5 вычитают из первого делимого инверсные значения первого делителя.Если остаток получился положительный, 10 разряд частногоравен единице, и ком.мутатор б пропускает содержимое сумматора 5 со сдвигом под управлением инверсного выхода знакового разряда сумматора 5. Если остаток отрицатель ный, разряд частного равен нулю, коммутатор б пропускает содержимое регистра. 2 со сдвигом под управлением.прямого выхода, знакового разряда сумматора 5, т.е. происходит восстанов ление остатка и сдвиг его. Сдвигоперандов влево обеспечивается соединением регистра 2 и сумматора 5 с коммутатором б.Во втором такте первый остаток 25 от деления первой пары чисел переписывается в регистр 2 второго блока 1 из коммутатора б, первый делитель переписывается в регистр 3, а первая цифра частного - в о-й (старший) раз- ЗО ряд регистра 4 второго блока 1, какзначение инверсного выхода знакового разряда сумматора 5 первого блока 1 В сумматоре 5 второго блока 1 получают второй остаток от деления первой З 5 пары чисел и вторую цифру частного.Одновременно в регистры 2 и 3 первого блока 1 записывают вторую паруоперандов и получают первый остатокот деления второй пары операндов ипервую цифру частного.Результат вычислений первой парычисел получают на выходе регистра 4и-го блока 1 через о тактов, а резуль.тат вычислений последующих пар чи 45 сел - через каждый такт,При извлечении квадратного корняв первом такте первое подкоренноевыражение поступает в регистр -2 пошине 13,.а затем в сумматор 5, гдея) происходит вычитание инверсных эна"чений регистра 3 с пропуском второгоразряда; т.е. числа "1011111 ф,Если остаток сумматора 5 положителен(знак суммы равен нулю), информация55 с выходов сумматора 5 поступает накоммутатор б под управлением инверсного выхода знакового разряда сумматора 5. При этом первое число результата равно единице и оно поступает на коммутатор 8 под управлениф ем шины 19. Если остаток сумматора5 отрицателен, происходит восстановление остатка и сдвиг его влево засчет пропускания через коммутатор 6содержимого регистра 2 Ьо сдвигом6 З под управлением шины 18 и прямоговыхода знакового разряда сумматора 5, ,причем число результата равно нулю.Во втором такте содержимое блока.1 переписывается в регистр 2 следующего блока 1, а в регистр 2 первого блока 1 записывается второе подко"ренное выражение. В первом блоке 1 вычисляют первый частный результат второго операнда, а во втором блоке 1 вычисляют второй частный результат из первого подкоренного выраже ния, Окончательный результат извлечв ния корня получают на выходе регистра 3 и-го блока 1 в прямом коде.В предлагаемом устройстве повышено быстродействие по сравнению с 15 прототипом, которое определяется одним тактом обработки данных в одном блоке. По сравнению с прототипом быстродействие предлагаемого арифметического устройства увеличено в 3,5 2 О раза.при выполнении операций делений и извлечения корня квадратного за счет обеспечения вычитания без восстановления остатка в каждом решающем блоке;конвейера. Устройство : 25 предназначено для работы в специализированных быстродействующих устрой-.ствах обработки больших массивов многоразрядных чисел. Специализированные устройства, работающие совместно с ЭВМ, выполняют однородные частоповторяющиеся операции вместо ЭВМ, в которой записаны массивы обрабатываемых данных.35Формула изобретения Арифметическое устройство, содержащее и последовательно соединенных решающих блоков (и-разрядность опе О рандов), состоящих из трех регистров, сумматора, коммутаторов, и .логических узлов, содержащих элемент ИЛИ и два элемента И, выхода которых соединены с входами элемента ИЛИ, при чем выходы логических уэлоь соедине- ны с входами разрядов второго регистра первого решающего блока, выходы разрядов первого регистра 1-го блока (где1, , о) соединены с пер выми входами соответствующих разрядов сумматора, прямые выходы разрядов второго регистра М-го решающего блока соединены с входами разрядов второго регистра (1+1)-го решающего 55 блока, инверсный и прямой выходы (1+1)-го разряда .второго регистра М-го решающего блока соединены с инЪ формационными входами первого коммутатора, управляющие входы которогосоединены с первой и второй управляющими шинами устройства, выход первого коммутатора соединен с вторымвходом (1+1)-го разряда сумматора,прямые выхопы. М-х разрядов третьегорегистра 1 г-го решающего блока соединены с входами (М)-х разрядов третьего регистра (1+1)-го решающего блока, выход второго коммутатора К-горешающего блока соединен с входомк-го разряда второго регистра (к+1)-горешающего блока, первый информационный вход второго коммутатора М-гоблока соединен с прямым выходом 1-горазряда второго регистра М-го блока,первый управляющий вход второго коммутатора соединен с второй управляющей шиной устройства, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, каждый решающий блок дополнительно содержит третий коммутатор, причем информационные входы М-го разряда третьего коммутатора соединены с выходом (М)-горазряда первого регистра, выходом(1+1)-го разряда первого регистра,с выходом (1 с) фго разряда сумматора, с выходом (1+1)-го разрядасумматора, управляющие входы третьего коммутатора соединены с прямымии инверсными выходами знакового разряда сумматора и первого разрядатретьего регистра и с третьей и четвертой управляющими шинами устройства, выход М-го разряда третьегокоммутатора М-го решающего блока соединен с входом М-го разряда первого регистра (к+1)-го решающего блока,инверсный выход знакового .разрядасумматора К-го блока соединен с входом о-цр разряда третьего регистра(1+1)-го блока и с вторым информационным входом второго коммутатора,второй управляющий вход которого соединен с первой управляющей шинойустройства, инверсные выходы всехразрядов второго регистра М-го блока, кроме (1+1)-го разряда, соединены с вторыми входами сумматора.Источники информации,принятые во внимание при экспертизе1. Патент ОЫ Р 3535498,кл. 235-164, 19702, Авторское свидетельство СССР9 479111, кл. 6 06 Г 7/38, 1973.3. Авторское свидетельство СССР9 798825, кл. 6 06 Е 7/38, 1979 (прототип).