Арифметическое устройство для процессора быстрого преобразования фурье

16 1042028 15 Таблица 3 9 регистра 24 25 26 Содержимое у (3) у (1) у.,3) у (1) у (2) у (0) у (2) у(0) Таблица 4 Такт, Входные Величины, опре шины деляемые блоком62 Пересылки х(0)( -5 491 Р 5+ х/(3),Х (2) = х "(0) - х/(/. ) + х" (2)х)(3),Х(3) = х "(О) + х (1) - хф(2)х/ (3)В начале первого шага, реалиэуе-/мого процессором алгоритма и-точечного (П=4 ) быстрого преобразованияфурье, в регистр 27, а в началекаждого иэ )и шагов в регистр 28 через установочные входы устройства2 и 20 соответственно передаютсянулевые значения. Содержимое регистра 28 корректируется блоком 48 постоянной памяти по правилу, укаэанному в 1-й строке табл. 2, послекаждого четырехточечного преобразования фурье, выполняемого арифметическим устройством. По истечеНа первом такте работы устройства величина у)(0) иэ регистра 26 поступает в преобразователь 30 двоичного кода в модулярный код, где, как было описано в 1 , начинается формирование модулярного кода числа х(0).В то же время содержимое 1-го входного регистра передаетсяв (1+ 1)-й регистр черезвторой его вход для всех 1 = 1, 2, 7.На втором модулярном такте преобразователем 30 начинается формирование модулярного кода величины х)(2), а содержимое-го входного регистра передается в+ 1) -й регистр для всех= 27. Описанная последовательность действий повторяется до тех пор, пока величина у(3), находившаяся перед нанни каждого шаца )/-точечного преобразования Фурье блок 48 постоянной памяти выдает новое значениеконстанты сдвига й, которая, пройдя через блок элементов И 32, управляемый по шине 21, поступает напервый вход регистра 27. Величинай иэ регистра 27 может быть передана через блок элементов И 31,управляемый по шине 3, на выходную О шину устройства 4. Это производится в момент коррекции процессоромбыстрого преобразования фурье.порядка обрабатываеьвх чисел.Мантиссы действительных и мнимых 5 частей отсчетов у(п) (и = 9, 1, 2,и 3 ), входного сигнала арифметического устройства через входныешины устройства 1 поступают соответственно во входные регистры24-26 устройства в порядке, задаваемым табл. 3. чалом первого такта в регистре 24,не поступит иэ.регистра 26 в преобра ЗО эователь М Это происходит на,восьмом модулярном такте.Начиная с третьего такта, модулярные коды чисел х/ 07, х/ (2),х(3)последовательно такт за тактомначинают появляться на выходах йреобразователя .30. В табл. 4 длякаждого иэ модульных тактов работыарифметического устройства, имеющих номера 3-20, указаны те из тактовых шин устройства, по которым вданном такте подаются единичные сиг,налы, а также перечень пересылок,обусловленных появлением этих снгналов, и операции, выполняемыемодульными сумматорами-вычитателями 45 62) = 1-4).20 1042028 19 Продолжение табл, 4 17 16 19 20 16 Иэ табл. 4 и фиг, 1 видно, чтомодулярный код, сформированный навыходах преобразователя 30, на(23 +1) -м такте через блоки элементов И 33,1-33,4 передается в регистры 49.1-49.4, а на (2 Г + 2)-м тактечерез блоки элементов И 34.1-34.4в регистры 51.1-51.4 для всех Г1-4. Кроме, того, на (21 + 2) -мтакте (Й = 1-4) содержимое регистра49 пересылается в регистр 50;.1-4) . В результате на 4, б, 8 и10-м тактах во входные регистры50; и 51,сумматора-вычитателяпо модулю Р, 62 соответственноподаются 1 -е цифры модулярных кодовпар чисел х(0), х(2):; хф(0),хЮ(2)р х(1), хф(3) и х(1) х"(3).(3. = 1- 4),На модульных тактах с номерами 4 О5-9 ариФметическое устройствовыполняет действия, указанные в соответствующих строках табл. 4, и на10-м такте сумматоры-вычитатели62,.1-62.4 в соответствии с (1) завершают вычисление действительныхчаотей х(О) и х ф(2) отсчетов х(0)и х(2) выходного сигнала четырехточечного преобразования фурье,Модулярный код числа х(2) с пер Овых выходов сумматоров-вычитателей62.1-62.4 поступает в регистры56.1-56.4, а на 11-м модульном такте - в умножитель 63 комплексныхчисел, где начииается операция умножения комплексного числа х(2) на;соответствукщий поворачивакщий множитель. Отсчету х(,0) соответствуетповорачивающий множитель, равныйединице, поэтому модулярный код числа х(0) со вторых выходов сумматоров-вычитателей 62.1-62.4 поступаетв регистры 57,1-57,4 через вторыеих входы (см, фиг,. 1 и табл. 4) и,начиная с 11-го такта преобразователь64 начинает выполнение, как это 65 С 551) = (х(1)/р; -561 С 53) ь /х(1)/р -55 в. С 551) = хф (1)/р, -ф 5 бз. описано в П операции перевода числа х(О) из модулярной система счисления в двоичную.На 11 и 12-м модульных тактах устройство, работая в соответствии с табл. 4 иФормулой (2), находит модулярные коды чисел х (0) и х"(2), которые со второго и первого выходов сумматоров-вычитателей 62.1- 62,4 поступают соответственно в регистры 57.1-57.4 и 56.1-56.4Модулярные коды пар чисел х"(1)хф(3) и х (3), х(1), сумматорами-вычитателямн 62.1-62.4 формируются соответ. ственно на 13 и 14-м модульных .тактах. Число х(3) через блоки элементов И 35.1-35.4 передается в регистры 54,1-54.4 через первые их входы на 14-м модульном такте, а числа хц(3), М (1), х (1) через блоки элементов И 44.1-44.4 поступают в регистры 56.1-56.4 через вторые их входы соответственно на 16, 18 и 20-м модульных тактах (табл. 4) .На выходах умножителя 63 комплекс- ных чисел полученные им произведения появляются в следующем порядке у(2), у" (2), у (3), у(3), у(1), У (1), В таком же порядке через регистры 57.1-57.4 они поступают в преобразователь 64. Учитывая, чточисла х (0) = у (0) и х" (0)уф(0) в преобразователь 64 поступают ранее в соответствии с Ц заключаем, что двоичные коды действительных и мнимых частей отсчетов выходных сигналов предлагаемого арифметического устройства со второго, третьего и четвертого выходов преобразователя 64 поступают в выходной регистр устройства 58 в следукщем порядкез у (О), улаф(0), у (2), уф (2) . у.(,3), у" (3), у (1), у ф(1) . Перед записью в регистр 58 1 -го из укаэанных чисел (6 = 2, 3. , 8) парал- лельно осуществляются пересылки:21 1042028 22 Таблица 5ющ ав Еь ев т ю59ч) "1" 9 регистра 58. 1 1Содержимое у"(1) у.(1) у(3) у (3)формируемая преобразователем64 для каждого входного числа конс-,танта сдвига (см.31) с первого вы-хода преобразователя 64 передаетсяв двухраэрядный регистр 29, откудавместе с содержимым регистра 28 она 5поступает на адресные входы блока 48памяти,.;, Большая из входных величинс выхода блока 48 памяти передаетсяв регистр 28 через первый его вход.По окончании текущего шага алгорит-20ма М -точечного преобразованияФурье, реализуемого,процессором навыходе блока 48 постоянной памяти,получают константу сдвига Ь , общуюдля всех входных сигналов арифме. тического устройства, которые обра-батываются на следующем такте алгоритма. Поэтому константа и черезблок элементов И 32 передается врегистр 27 через первый его вход для участия в работе на очередном шаге алгоритма И-точечного преобразования фурье.Действительная и мнимая частивыходного сигнала. у.(Х) (Ы =. 0,1,2,3) в требуемый момент времени через блоки 35 элементов И 46-47, управляемые по шине 22, передаются из регистров 58-61 на выходные шины устройства 23.: Наэтом обработка входногосигнала у(п) (и = 0,1,2,3) завершается.Таким образом, производительнесть предлагаемого арифметического устройства в основном зависит от быстродействия и пропускной способности 45 умножителя комплексных чисел. Для определенности предполагают, что используется умножитель, быстродействие которого составляет 10 модульных тактов при пропускной способности - одно умножение комплекс ных чисел за четыре модульных так та. Тогда быстродействие устройст-, ,ва составляет 35 модульных тактов,30 двоичного кода в ьюдулярный; имеющих максимально возможную пропускную способность. Кроме того, точностьпредлагаемого устройства выше, чему прототипа, так как в первом реализуется адаптивная процедура масшта"бирования чисел, в то время как вдругом масштабы выбираются априорно. 58) 59 , (59) , , (60)-61. В .результате по окойчанни обработки входных сигналов у (и) (и = 0,1,2,3) в регистрах 58-61 выходная информация записывается по правилу, укаэанному в табл. 5. уф(2) у(2) улаф(О) у(О) 1а пропускная способность - одно четырехточечное преобразование фурье, за 13 модульных тактов. Для выполнения Б-точечного преобразования фурье (М = 4 ф) потребуется 13 вф 4 тактов, что при Б= 1024 и длительности модульного такта 100 нс составляет время 416 мкс, а при И = 1024 и длительности такта 150 нс время выполнения М-точечного преобразования фурье - 624 мкс.Для технической реализации предлагаемого арифметического устройства в случае, когда используется модулярная система счисления с осно. ваниями Р = 11, Р = 13, Р 9 и Р 4 = 16, обеспечивающая возмож-. ность работы с числами, мантиссы которых изменяются в диапазоне ( -2 2 11). Кроме умножителя комплексных чисел необходимы 39 постоянных запоминающих устройств емкостью 256 четырехразрядных слов;,. постоян- ное запоминающее устройство емкостью 256 двухраэрядных слов (табл. 1), три двухразрядных, 76 четырехразрядных и 16 шестнадцатиразрядных регистров и 326 двухвходовых элементов И.1Сравнение Скоростных характерйсг тик предлагаемого устройства и прототипа показывает, что при использовании однотипных умножителей комплексных чисел пропускная способность первого иэ сравниваемых устройств существенно выше за счетиспользования преобразователей модулярного кода в двоичный код и1042028 ем актор Закаэ 7129 Подписно ета СССР т аб., д. ППП "Патент", г. Ужгород, Ул. Проектная Ф НИИПИ по 35,Составитель И. БайковТехред М, Тепер Корректор О. Ти аж 706 арстве иэобреЖ,Тир осу лам ква ио 2"о комиМий и отРаушскаятателя по модулю Рподключен к информационным входам третьего и четч:вертого блоков элементов И-йгруйпы, а выход сумин сумматора-вычитавтеля по модулю - к информационнымвходам пятого, шестого и седьмогоблоков элементов И-й группы,выходы четвертого и пятого блоковэлементов И-й группы подключенысоответственно ко входу четвертогои первому входу пятого регистров1-й группы, ныход седьмого блокаэлементов Й 1 -й группы подключен .ковторому входу второго регистра-йгруппы, выход четвертого регистра1-й группы подключен к информационным входам восьмого и девятогоблоков элементов И-й группы, выходы которых подключены соответственно ко входу шестого и второмувходу пятого регистров 1 -й группы,выход пятого регистра-й группыподключен ко входу седьмого регистра-й группы, выход шестого регистра-й группы подключен к информационным входам десятого и одиннад"цатого блоков элементов И-й группы, выход седьмого регистра 1 -йгруппы подключен к информационнымвходам двенадцатого и тринадцатогоблоков элементов И-й группы, выхо.-,ды десятого и тринадцатого блоковэлементов .И-й группы подключенысоответственно ко второму и третьему входам третьего регистра 1 -йгруппы, выход одиннадцатого блокаэлементов И-й группы подключенк третьему входу пятого регистра1-й группы, выходы третьего и двенадцатого блоков элементов И-йгруппы подключены ко входам восьмого регистра 1 -й группы, выход шестого блока элементов И 1 -й группыподключен к первому входу девятогорегистра-й группы, выход восьмого и второй вход девятого регистров-й группы поцключены соответ"ственно ко входу-го разряда множимого умножителя и. к выходу 1 -горазряда умножителя, выход, девятогорегистра -й группы подключен к-му входу преобразователя модулярного кода в двоичный код, первыйвыход которого подключен ко входувторого регистра, а второй, третийи четвертый выходы - ко входам соответствующих групп разрядов первоговыходного регистра, выходы второгои третьего регистров подключены ксоотнетствующим группам адресныхвходов блока постоянной памяти выход;.которого подключен к информационному входу третьего регистра ичерез второй блок элементон И - кинформационному входу первого регистра, установочные входы первогои ,второго регистров являюТся устаноночными входами устройства, выход первого блока элементов И являетсявыходом порядка преобразуемых чиселустройства, управляющие входы пер-вого и второго блоков элементов И,а также объединенные управляющиевходы одноименных блоков элементовИ четырех групп подключены к соответствующим тактовым входам устройства.2. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что преобразователь двоичного кода в модулярный код состоит из первого, второгои третьего блоков постоянной памяти и четырех суммирующих блоков, вкаждом из которых содержится пятьрегистров и два сумматора, причемадресные входы 1( -го= 1, 2, 3)блока постоянной памяти. являютсяпервым, вторым и+ 2) -м входами.преобразователя двоичного кода вмодулярный код,-я группа выходов1-го блока постоянной памяти подклю.чева ко входу к -го регистра в-йсуммирующем блоке, выходы первогои второго регистров.каждого суммирующего блока подключены ко входамсоответствующего первого сумматора,выход которого подключен ко входучетвертого регистра этого суммирующего блока, выход третьего регистрав суммирующем блоке подключен ковходу пятого регистра, выход которого и выход четвертого регистратого же суммирующего блока подключены ко входам соответствующего,второго сумматора, ныходы вторыхсумматоров суммирующих блоков являются выходами преобразователя дноич"ного кода в модулярный код,3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что преобразователь.модулярного кода в двоичный код состоит из девяти сумматоров, двадцати одного элемента задержки и блока постоянной памяти,причем первые входы первого, второго и третьего сумматоров являются .соответственно первым, вторым итретьим входами преобразователямодулярного кода в двоичный код,объединенные вторые входы первого,второго и третьего сумматоров яв-:ляются четвертым входом преобразователя модулярного кода в двоичныйкод, выход первого сумматора через.последовательно соединенные первый,второй, третий и четвертый элементызадержки подключен к первому входучетвертого сумматора, выход второгосумматора через последовательносоединенные пятый, шестойседьмойи восьмой элементы задержки под:ключен к первому входу пятого сумматора, выходы четвертого и пятогосумматоров соотнетственно черездевятый и десятый элементы задержкипоцключены к адресным входам блока1042028 510 30 35 постоянной памяти, выход третьегосумматора через одиннадцатый элементзадержки подключен к первому входушестого сумматора, второй вход шестого сумматора подключен к выходушестого элемента задержки, а выходшестого сумматора через двенадцатыйэлемент задержки подключен к первому входу седьмого сумматора, второйвход которого и первый вход восьмого сумматора подключены к выходу второго элемента задержки, второй входвосьмого сумматора подключен квыходу седьмого элемента задержки,выходы седьмого и восьмого сумматоров через тринадцатый и четырнадцатый элементы задержки подключены ковходам девятого сумматора, выходкоторого через пятнадцатый элемент 1Изобретение относится к автоматыке и вычислительной технике для использования в быстродействующих процессорах быстрого преобразования фурье с основанием ф 4 ф, ориентированных на обработку сигналов невысокой разрядности (12-24 бит).Большинство известных устройств для быстрого преобразования Фурье выпопняют различные алгоритмы с основанием "2 п, которые характеризуются максимальным количеством последовательных шагов, а следовательно, и умножений чисел.1Использование алгоритмов быстрого преобразования фурье с основанием "4 ф позволяет существенно уменьшить . общее число умножений. Кроме того, алгоритмы с основанием ф 4" отличаются более высокой точностью 1,Недостатком известных быстродействующих процессоров быстрого пре" образования фурье с основанием ф 4 ф является сложность их арифметияеских устройств.Наиболее близким к изобретению является арифметическое устройство, реализующее алгоритм быстрого преоб. раэования фурье с основанием "4" в модулярных системах счисления и со ю держащее восемь входных и восемь выходных регистров, .семь выходных блоков элементов И, четыре сумматора-вычитателя по модулю Р = 2 ф(1=, = 1, 2, 3, 4 - номер сумматора-вычитателя; 1 - целое положительное число), умножитель 2 .Недостатками известного устройст-: ва являются низкая точность, обусловленная большой погрешностью задержки подключен ко вторым входамчетвертого и пятого сумматоров ивходу шестнадцатого элемента задержки, вход семнадцатого элементазадержки подключен ко вторым входам первого, второго и третьегосумматоров, а выход семнадцатогоэлемента задержки через последовательно соединенные восемнадцатый,.девятнадцатый и двадцатый элементызадержки подключен ко входу двадцать первого элемента задержки,первый и второй выходы блока постоянной памяти, а также выходы шестнадцатого и двадцать первого элементов задержки являются соответственно первым, вторым, третьим ичетвертым выходами преобразователямодулярного кода в двоичный код. 2используемой процедуры масштабиро.о вания, и малое быстродействие.Цель изобретения - повышение быстродействия и повышение точности устройства.Поставленная цель достигается тем, что арифметическое устройство для процессора быстрого преобразова-. ния фурье, содержащее восемь вход,", ных и восемь выходных регистров, семь выходных блоков элементов И, четыре сумматора-вычитателя йо мо- дулю Р= 2 (= 1, 2, 3, 4 - номер сумматора-вычитателя; г; - целое 5 положительное число), умножитель,причем информационные входы входныхрегистров являются входами отсчетоввходного сигнала устройства, входмножителя умножителя является. входомповорачивающего множителя устройства,выход . 1 -го (= 1-7) выходного регистра подключен ко входу ( + 1) -говыходного регистра и к информационному входу-го выходного блока 25 элмнтов И, выход всех выходныхблоков элементов И и восьмого вы-,кодного регистра являются информа"ционными выходами устройства, управляющий вход умножителя, а также соединенные между собою управляющиевходы выходных блоков элементов И подключены к соответствующим тактовым входам устройства, содержит преобразователь двоичного кода в модулярнцй код, преобразовательмодулярного кода в двоичный код,первый, второй и третий регистры,первый, второй блоки элементов И,блок постоянной памяти, а такжеднненные в четыре группы каждаяиз которых состоит из девяти регистров и тринадцати блоков эле ментов И, причем выход-го 1 =1-7)входного регистра подключен к дополнительному иНформационномувходу ( + 1) -го входного регистра,выход первого регистра. подключенк информационному входу первогоблока элементов И и к первому входу преобразователя двоичного кода 10в модулярный код, выход знаковогоразряда восьмого входного регистраподключен ко второму входу преобразователя двоичного кода в модулярный код, выходы разрядов с 5 г по 15ЬР+ЬЬ(- 1(0= О, 1, 2 Р ЬО,Ъ 1 4 Ъг йЬ - натуральные числа такие, чтозо+ Ь,+ Ьг + Ъ 1 = 41 + г + З +14Ъ = 1,Ь,2) восьмого входного регистра, образующие его+ 1)-й параллельный выход, подключены к (0 +3)-.мувходу преобразователя двоичногокода а модклярнмй код,-й ( 1 1-4выход преобразователя двоичного кода в модулярный код подключен к 25информационным входам первого ивторого блоков элементов И-йгруппы, выходы которых подключенысоответственно ко входу первого ии первому входу второго регистров(-й группы, выход первого регистра( в . й группы подключен к первому входутретьего регистра-й группы, выход,которого, атакже выход второго ре-гистра 1 -й группы подключены ковходам соответственно сумматора-вы- З 5читателя по модулюР;, выход разности сумматора-вычитателя по модулюР подключен к инФормационнымвходам третьего и четвертого блоковэлементов И-й группы, а выход 4 Осуммы сумматора-вычитателя по модулю Р; - к информационным входампятого, шестого и седьмого блоковэлементов И-й группы, выходы четвертого и пятого блоков элементов 45И 1 -й группы подключены соответственно ко входу четвертого и первому, входу пятого регистров 1 -.й группы,выход седьмого блока элементов И1-й группы подключен ко второму входу второго регистра 1-й группы,выход четвертого регистра-й группы подключен к информационным входам восььюго и девятого блоков элементов И 1 -й группы, выходы кото"рых подключены соответственно ко 55входу шестого и второму входу пятого регистров 1 -й группы, выход пятого регистра-й группы подключен ко входу седьмого регистра4-й группы, выход шестого регистра 6 О"й группы подключен к информационным входам десятого и одиннадцатогоблоков элементов И 1 -й группы, выходседьмого регистра-й группы подключен к информационным входам двенадцатого и тринадцатого блоков элементов И-й группы, выходы десятого и тринадцатого блоков элементов И 1 -й группы подключены соответственно ко второму и третьему входам третьего регистра и -й группы, выход одиннадцатого блока элементов И-й группы подключен, к третьему входу пятого легист. ра 1 -й 4 группа, выходы третьего и двенадцатого блоков элементов И -й группы подключены ко входам восьмого регистра-й группы, выход шестого блока элементов Й у -й группы подключен к первому входу девятого регистра 1 -й группы, выход восьмого и второй вход девятого регистров 1 -й группы подключены соответственно ко входу 1 -го разряда множимого умножителя и к выходу 1 го разряда умножителя, выход девятого регистра 1 -й группы подключен к 1 -му входу преобоазователя модулярного кода в двоичный код, первый. выход которого подключен ко входу второго регистра, а второй, . третий и четвертый выходы - ко входам соответствующих групп разрядов первого выходного регистра, выходы второго и третьего регистров подключены к соответствующим группам адресных входов блока постоянной памяти, выход которого подключен к информационному входу третьего регистра и через второй блок элементов И - к информационному входу первого регистра, установочные входы первого и второго регистров являются установочными входами устройства, выход первого блока элементов И является выходом порядка преобразуей мых чисел устройства, управляющие входы первого и второго блоков эле,Ментов И, а также соединенные управляющие входы одноименных блоков элементов И четырех групп подключены к соответствующим тактовым входам устройства.Кроме того, преобразователь двоич-ного кода в модулярный код состоит из первого, второго и третьего блоков постоянной памяти и четырех .суммирующих блоков, в каждом из кот 4 орых содержится пять регистров и два сумматора, причем адресные входы Е-го (К = 1,2,3) блока постоянной памяти являются первым, вторым и (Ы + 2)-м входами преобразователя двоичного кода в модулярный код, 1-я группа выходов К-го блока пос-. тоянной памяти подключена ко входу К-го регистра в г -м суммирующем блоке, выходы первого и второго регистров каждого суммирующего блока подключены ко входам соответствующего первого сумматора, выход которого подключен ко входу четвертого регистра в этом суммирующем блрке,выходы вторых сумматоров суммирующих блоков являются выходами пре" обраэователя двоичного кода в модулярный код.При этом преобразователь модулярного кода в двоичный код состо-. ит из девяти сумматоров, двадцати одного элемента задержки и блока постоянной памяти, причем первые входы первого, второго и третьего сумматоров являются соответственно первым, вторым и третьим входами преобразователя модулярного кода в двоичный код, соединенные вторыевходы первого, второго и третьегосумматоров являются четвертым входомпреобразователя модулярного кодав двоичный код, выход первого сумматора через последовательно соединенные первый, второй, третий ичетвертый элементы задержки подклю"чен к первому входу четвертого сумматора, выход второго сумматорачерез последовательно соединенныепятый, шестой, седьмой и восьмойэлементы задержки подключен к первому входу пятого сумматора, выходы четвертого и пятого сумматоровсоответственно через девятый и десятый элементы задержки подключенык адресным входам блока постояннойпамяти, выход третьего сумматорачерез одиннадцатый элемент задержкиподключен к первому входу шестогосумматора, второй вход шестого сумматора подключен к выходу шестогоэлемента задержки, а выход шестого сумматора через двенадцатый элемент задержки, подключен к первому входу седьмого сумматора, второй вход которого вместе с первым входом восьмого сумматора подключен к выходу второго элемента задержки, второй вход восьмого сумматора подключен к выходу седьмогЬ элемента задержки, выходы седьмого и восьмого сумматоров через тринадцатый и четырнадцатый элементы задержки подключены к входам девятого сумматора, выход которого через пятнадцатый элемент задержки подключен ко вторым входам четвертого и пятого сумматоров и входу шестнадцатого элемента задержки, вход семнадцатого элемента задержки подключен ко вторым входам первого, второго и третьего сумматоров, а выход семнадцатого элемента . 60 задержки через последовательно соединенные восемнадцатый, девятнадцатый и двадцатый элементы задержки подключен ко входу двадцать первого элемента задержки, первый и второй выход третьего регистра в суммирующем блоке подключен ко входу пятого регистра, выход которого и выходчетвертого регистра в том же суммирующем блоке подключены ко входамсоответствующего второго сумматора,выходы блока постоянной памяти, атакже выходы шестнадцатого и двадцать первого элементов задержкиявляются соответственно первым,вторым, третьим и четвертым выхо"дами преобразователя модулярногокода в двоичный код,На фиг. 1 представлена структурная схема предлагаемого арифметического устрОйства для процессора10 быстрого преобразования Фурье; нафиг, 2 и 3 - соответственно структурные схеьы преобразователя двоичного кода в модулярный код и преобразователя модулярного кода в15 двоичный код,На фиг, 1, 2 и 3 приняты обозна"чения: информационные входы 1, установочный вход 2, тактовый вход 3,,.выход 4 порядка преобразуемых чисел, тактовые входы 5-17, информационные входы 18 поворачивающегомножителя, тактовый вход 19, установочный вход 20, тактовые входы21 и 22, информационные выходы 23,входные регистры 24-26, предназначенные для хранения мантисс отсчетов входного сигнала, двухразрядныерегистр 27 константы сдвига, регистр 28 текущего значения константысдвига н регистр 29, преобразователь 30 двоичного кода в модулярныйкод, блоки двухвходовых элементовИ 31, 32, 33 - 45,(1= 1-4 и 46-47блок 48 постоянной памяти, регистры 49 -574 ( = 1-4), выходные реЗ 5 гистры 58-61 устройства, предназна"ченные для хранения мантисс отсчетов.выходного сигнала, сумматор-вы-читатель 62; по 1 -му модулю Р; используемой йепозиционной системы40 счисления (= 1-4), умножитель 63комплексных чисел в непозиционномкоде и преобразователь 64 модулярного кода в двоичный код.Преобразователь 30 двоичного45 кода в модулярный код включает блоки65-67 постоянной памяти для хранения констант в.модулярном коде исуммирующие блоки 68.1-68,4 (длясуммирования вычетов по модулямсистемя счисления), 1 -й из которых( = 1-4) состоит из пяти регистров69; и двух сумматоров 70 по модулюР,Преобразователь 64 модулярногокода в двоичный код включает сумматоры 71.1-.71.3, 72-75, 76.1 и 76.2вычетов с весом, блок 77 постояннойпамяти, хранящий таблицу старшихразрядов двоичного кода, элементы78, ( = 1-4), 79-81 и 82(1 = 1, 2и 3 задержки.Разрядность регистров, номеракоторых снабжены индексом = 1-4),составляет г1 оКР; бит, гдечерезХ обозначается наименьшеецелое число, не меньшее действи1042028 Таблица 1 бьем памяти Разрядность Число входов Число выходов 16 2 4 2Таблица 2 1 Входные параметрыАдрес Содержимое ячейки ячейки(в 2ф /РД еслихи д, 2 ехи д,еслиВсс 1 Ь, Б, В 4, ЬСО,1 2 3; ЯЕОх 1;ва 0,12 фч - 11 65 тельного числа Х. Разрядность входныхи выходных регистров устрЯФстваравна г = ) 1 о 8 Рх(, Рх") =,П Рч,1 = 2, 3 и 4.г хВсе Функциональные узлы предлагаемого устройства, за исключением регистров и групп элементов И,8реализуются на основе постоянных запоминаюЩих устройств небольшой емкости. В табл. 1 для каждого из функциональных узлов указаны параметры соответствующих постоянных запоминающих устройств, а в табл.2- правила Формирования содержимогб их памяти.В изобретении используются следующие предположения и обозначенияМодули Р, Р, Р и Р 4- попарно взаимно просты, причем Р 42 "ф 2(Ч + 1), Ч ) 4 2, - фиксированное натуральное число;1 Хр - наименьший неотрицательный вычет, сравнимый с величиной Х по модулю Р;Х - целая часть действительного числа Х, причемХ, если 0 с ХсХД + ГХ 1 -д Х(, если Х+ - Х Х(1 . фДвоичные числа, поступающие на вход предлагаемого арифметического устройства, а также формируемые на, его выходе, принадлежат диапазону ( - ЧР, ЧР ) и представляются в дополнительном коде ( Р : Р(1 1,о,Ь 1, Ь, Ъ-натуральные числа такие, чтоъ = г , Ъо = 1 ф ь 2; =оМ: М, иМ - множество) состоящее из элементов М, М м,К= М, М МксК 1 = 1 Ар, с = 01 Р /р (з. = 1, 2 3), гдеА - некоторое целое число, РР = РФУ = У -У - точное значение некоторого поворачивающего множителя;Л л л г Ы ДЪ 7 Ю = М в ,)Я = - - -- приблиЧР ЧР женное значение поворачивающего мно жителя У, где Ч = ЧРЧ 1й ЧРЧИ 3 Ы - произвольный элементмножества У, ы" ;Символ ( ) используется дляуказания того, что число,заключенное в скобки, является двоичным;(ао ам а Ь), - дополнительный код целого числа; А Ао, если ОА 2 оАо Ресли- уАоР по модулю 2 - 2 "., где А,=1 Р 1 р+ уф Х 6 0, 1 Р- 1) у УЕ(О, 1 Р . - 1;й - 1 оаРтЬ 6 = г - Й - С, где С - максимальное,число следующих подряд друг за другом, начиная.с аб, нулевых цифр в числе (ао аа) если ао - "0 и максимальное число следующйх подряд друг за другом, начиная с ао, единичных цифр в числе (ао а. а,), если а 1СВ)- содержимое регистра й Х-ъН - величина Х пересылаетсяв регистр Б.Арифметическое устройство рабо"тает следующим образом.1. Преобразователь 30 двоичногокода в модулярный код выполняет перевод числа А = В 2 " в модулярнуюсистему счисления с.основаниямиР, Р, Р, Р 4, где В -двоичноечисло, дополнительный код В кото О рого находится в регистре 26, аЬ - содержимое регистра 27.На первом такте работы преобразователя 30 с выхода регистра 27,первого выхода регистра 26 и (1 + . 15 + 1) -го выхода регистра 26 константа сдвига Ь, знак Я числа В и содержимое Вр двоичных разрядов сномЕрамиЪ - Ь +Ьрд - 1 кода Вподаются соответственно на первый,второй и третий входы блока 65+1постоянной памяти (см. фиг. 2) ииз его памяти считывается модуляр-.ный код, указанный в (1+ 3)-й стро",ке (О = 0,1 и 2) табл. 2, В течение 25 последующих двух тактов полученныемодулярные коды складываются в блоках 68 суммирования вычетов модульными сумматорами 70(1= 1-4) . Врезультате на-м выходе преобразователя формируется значение 1.-йцифрыК; часла А, определяемое соотношением35 (,.если 5:1,1= 1-4.40 Заметим, что благодаря конвейерной структуре преобразователя 30сразу после выполнения первого тактаописанной процедуры может быть начато преобразование нового двоично.- го числа; При таком режиме. работырассмотренная операция превращаетсяв однотактную.11. Преобразователь 64 модулярного кода в двоичный код осуществл(етперевод числа А =(О,су,Ю,04),находящегося в регистрах 57.1-57,4,иэ модулярной системы счисления соснованиями Р, Р, Р, Р 4 в двоичную систему счисления, проверяетпринадлежность числа А к интервалу 55 -2", 20) и в случае, когда А -2",2) определяет минимальное числодвоичных разрядов, на которое необходимо сдвинуть вправо число Ас тем, чтобы результат сдвига при надлежал рассматриваемому интервалу.)4Так как Р 4 -- 2, то г 4 младшихдвоичных разрядов дополнительногокода А числа А-совпадают см 4;, 4 у Поэтому цифраЫ 4 через цепочку эле