Арифметическое устройство в системе остаточных классов

(я)4 С 06 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Лг 1 1 ЬР ЙГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СЗИДЕТЕЛЬС(71) Центральное конструкторское бюро уникального приборостроения Научно-технического объединения АН СССР(53) 68.3(088,8(56) Авторское свидетельство СССР У 549805, кл. С 06 Р 7/72, 1973.Авторское свидетельство СССР В 49891, кл. а 06 г 7 ог, 972. (54)(57) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содер- . жащее блок памяти таблиц и два дешифратора, отличающее с я тем, что, с целью расширения функциональных возможностей за счет выполнения преобразования кода из позиционной системы счисления в систему остаточных классов и обратно, оно содержит два коммутатора, два сум" .матора, схему сравнения с нулем, два блока элементов запрета, блок памяти таблицы результата, рабочий регистр, а блок памяти таблиц содержит узлы памяти таблиц отрицательного произведения, положительного произведения, третьего операнда, старших констант и младших констант, причем входы первого и второго операндов устройства соединены с соответствующими входами первого сумматора и схемы сравнения с нулем, выход первого сумматора соединен с вхо-. дами узлов памяти таблиц отрицательного произведения и положительного произведения блока памяти таблиц, выЯО 1176326 ход схемы сравнения с нулем соединенс управляющими входами первого и второго блоков элементов запрета, информационные входы которых соединены соответственно с выходами узлов памяти отрицательного и положительного произведений блока памяти таблиц, входы третьего операнда и общих данных устройства соединены соответственно с первым входом узла памяти таблицы третьего операнда и входом узла памяти таблицы младших констант блока памяти таблиц, выходы которых соединены соответственно с первым и вто-д рым информационными входами первого Е коммутатора, третий информационный вход которого соединен с выходом рабочего регистра и входом общих дан- С ных устройства, вход общего адреса которого соединен с входом узла памяти таблицы старших констант блока памяти таблиц и входом первого де-3 еай шифратора, выходы которых соединены , соответственно с первым информа: ционным входом второго коммутатора и с первым входом разрешения приема Мрабочего регистра, второй информа- ЬЭ ционный н информационный входы ко- ф торых соединены с выходом первого блока элементов запрета, выход второго блока элементов запрета соединен с третьим информационным входом второго коммутатора, выходы первого и второго коммутаторов соединены с соответствующими входами второ- го сумматора, выход которого соединен через блок памяти таблицы результата с выходом результата устройства, вход кода операции устрой .ства соединен с входом второго де шифратора, выходы с первого по четвертый которого соединены соответственно с вторым входом узла памятитаблицы третьего операнда блока па 1176326мяти таблиц, с управляющими входами первого, второго коммутаторов и вторым входом разрешения приема рабочего регистра,25 Изобретение относится к вычислительной технике и предназначено дляработы в вычислительных устройствахработающих в непозиционной системесчисления достаточных классах ), сиспользованием индексного и вычетного представления кодов операндов,Целью изобретения является расширение функциональных возможностейза счет выполнения преобразования 10кода из позиционной системы счисления в систему остаточных классов иобратно,На чертеже представлена схемаарифметического устройства в системе остаточных классов.Арифметическое устройство в системе остаточных классов содержитблок 1 памяти таблиц, содержащий уз-.лы 2-6 памяти таблиц соответствен Оно младших констант, старших консттант, отрицательного произведения,положительного произведения и третьего операнда, первый и второй дешифраторы 7 и 8, рабочий регистр 9входы 10-15 кода операции, первого,второго, третьего операндов, общийданных, общего адреса устройства,первый и второй коммутаторы 16 и 17схему 18 сравнения с нулем, блак 19памяти таблицы результата, первый ивторой сумматоры 20 и 21, первый ивторой блоки 22 и,23 элементов за"прета, выход 24 результата устройства, выходы 25-28 дешифратора 8,35Арифметическое устройство в системе остаточных классов работает следующим образом.При выполнении арифметических операций на входы 11, 12 и 13 операндов40заносятся коды операндов в индексном представлении (ЫЙ а, пд В,1 пд с). На вход дешифратора 8 подается код с входа 10 кода операции.В соответствии с кодом операции уст 45ройство, выполняет арифметическую опе 2рацию /+аВ тс/ в индексном предРставлении, базовую операцию перевода непозиционного кода в позиционный (полиадический )код по алгоритму Танаки и операцию перевода позиционного кода в код системы остаточных классов.Дешифратор 8 имеет четыре выхода.Выход 25 (однобитовый ) соответствуетзнаку слагаемого, выход 26 (двухбитовый ) поступает на управляющий вхходкоммутатора 16 и выбирает один иэтрех его входов, выход 27. ( двухбитовый ) поступает на управляющий входкоммутатора 17 и выбирает один изтрех его входов, выход 28 поступаетна один из управляющих входов рабочего регистра 9.При выполнении арифметическойоперации разрабатываются следующиезначения выходных сигналов. выход 25соответствует знаку операнда + с; выход 26 выбирает первый вход коммутатора 16; выход 27 соответствует знаку произведения +аВ и выбирает второй или третий вход коммутатора 17при знаке "минус" или "плюссоответственно; выход 28 принимает запрещающее значение,При выполнении базовой операцииперевода непозиционного кода в позиционный вырабатываются следующие значения выходных сигналов; выход 25безразличен выход 26 соответствуетвыбору третьего входа коммутатора 16,выход 27 соответствует выбору третьего входа коммутатора 17; выход 28принимает разрешающее значение,При выполнении операции переводапозиционного кода в код СОК вырабатываются следующие значения выходныхсигналов: выход 25 безразличен; выход.27 соответствует выбору первоговхода коммутатора 17, выход 28 принимает запрещающее значение, выход26 выбирает второй вход коммутатора 16, 1176326дов подаются переменная Я и константа а ;на вход 15 общего адреса подается адрес модулярной секциисоответствующий номеру зтапа рекурсии. Разрешающий сигнал с выхода дешифратора 8 подается на управляющий вход рабочего регистра 9, на другой управляющий вход которого подается сигнал с выхода дешифрато ра 7.При наличие двух разрешающих сигналов на управляющих входах рабочего регистра 9 код отрицательного произведения с выхода узла 4 памяти таб лицы отрицательного произведения че рез регистр 9 передается на вход 14 общих данных, Одновременно управляющий сигнал с выхода дешифратора 8 .выбирает третий вход коммутатора 16 . 20 и передает код с входа 14 общих данных на второй вход сумматора 21. Управляющий сигнал с выхода дешифра 1 тора 9 выбирает третий вход коммутатора 17, и код с выхода узла 5 25 памяти таблицы положительного произведения поступает на первый вход сумматора 21, Результат выполнения базовой операции на 1-м этапе рекурсии состоит из промежуточного 30 значения рекуррентной переменной Я, которое получается на выходе 24 результата, и 1-й компоненты полиадического кода с отрицательным знаком на входе 14 общих данных. 35Для выполнения перевода непозиционного кода в позиционный по алгоритму Танаки в СОК с модулями ррр необходимо 1 с предфф .1 ф . Слагаемых устроиств, объединенных 40 входом общих данных и входам общего адреса, Алгоритм Танаки выполняется с помощью Е -рекуррентных базовых операций. Перевод позиционного кода В в непозиционный код М 7 выполняется суммированием модулярных констант, .соответствующих младшему байту и старшему байту позиционного кода. Если В и В - младший и старший,Цбайты йозиционного кода соответственно, то соответствующие модулярные константы М 1, и М я. по модулю р определяются следующими соотно"1шениями:и.)Фв м=(вф) где 01 В - двухбайный позиционныйкод, у которого старшийбайт является нулевым,а младший равен В;В- двухбайтньй позиционныйкод, у которой старшийбайт равен Вн, а младший байт является нулевым.Тогда выполняется соответствиеВ = ВФ +ФВ 1, М)где М = М н + М 1(0Р При выполнении операции перевода на вход 14 общих данных и вход 15 обшего адреса подаются коды В 1 и В соответственноС входов 14 и 15 коды В 1 и В поступают на входы узлов 2 и 3 памяти таблиц младших констант и старших констант, Управляющие сигналы с выхода дешифратора 8 выбирают соответствующие входы коммутатора 16 и коммутатора 1,7, так что соответствующие модулярные константы М 1и М с выхода поступа-. ют на сумматор 11, на котором выполняется операция перевода; Резуль- тат операции поступает на выход 24 результата устройства.1176326 Составитель А, Клюевтор И.Рыбченко Техред С.Мигунова Корректор Л.Пилипенко Филиал ППП "Патент", г. Ужгород,раектн аэ 5362/48 Тираж 710 ВНИИПИ Государственного коми по делам изобретений и от 113035, Москва, Ж, РаушсПодписноеета СССРытнйн наб д 4/