Арифметическое устройство для процессоров быстрого преобразования фурье

(19) (И) за С 06 Г 15 ГОСУД А ПО ДЕЛ НИ К ОРСКОМУ У(21) 3593 (22) 18.0 (46) 300 (72) А.А. вич, В,В. ский (71) Научи ститут при няв ноблемакад.(53) 681. (5)5) 1. П кл, 0062. Авт по заявке кл. С 06 В 3920978,1975.идетельство/18-24,1981 (прото и ВЕННЫЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИИ ОПИСАНИЕ ИЗОБ 569/18-245,83 9.84. Бюл. 9 36 Коляда, Л.Н. Васил Ревинский и А.Ф. Ч о-исследовательскийкладных физическихА.Н, Севченко2 (088.8)тент США15/332,рское св9336592115/332,(54) (57) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВОДЛЯ ПРОЦЕССОРОВ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее восемь входных регистров, информационные входыкоторых являются первыми информационными входами устройства, преобразователь двоичного кода в модулярный, 1-й ( 1 = 1,4). выход которогоподключен к 1 -му входу умножителякомплексных чисел в непозиционном пятыи вход которого являетс вторым информационным входом устроиства сумматоры по модулю Р ( 1 =1- 1,4), вычитатели по модулю Р (1 = 1,4), восемь выходных регйстров, информационные выходы которых являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения точности, в него введены восемь регистров порядка, восемь блоков постоянной памяти, двенадцать регистров, вычитатель, сумматор, первая группа регистров из четырех подгрупп по пять регистров в каждой, вторая группа регистров из четырех подгрупп по шесть регистров в каждой, третья группа регистров из четырех подгрупп по три регистра в каждой, причем информационные выходы первого и второго регистров порядка соединены с адресным входом первого блока постоянной памяти, информационный выход которого подключен к информационному входу первого регистра, информационный выход которого объеди нен с информационным выходом третьего регистра порядка и подключен к адресному входу второго блока посто" янной памяти, информационный выход которого соединен с информационнымн входами второго и третьего регистров, информационные выходы которых соединены с информационным выходом четвертого регистра порядка и подключены к адресному входу третьего блока постоянной памяти, информационный выход которого соединен с информационными входами четвертого, пятого и шестого регистров, информационные выходы четвертого и пятого регистров соединены с информационным выходом пятого регистра порядка и подключены к адресному входу третьего блока памяти, информационные выходы шестого и сеДьмого регист. ров порядка соединенМ с адресным входом четвертого блока постоянной памяти, информационный выход которого подключен к информационному входу седьмого регистра, информационный выход которого соединен с информационным выходом восьмого рера порядка и подключен к адресу входу второго блока памяти,инмационный выход шестого регистоа18 1116434 17значения х"(0), х" (2) поступают в регистры 31,Р и 29.Р (Р = 1, 2,3,4) соответственно. На тридцать втором такте числахф(1) из регистра 19. и х(3) изрегистра 21,1 поступают на входы .сумматора 40,1 и вычитателя 39.5 и полученные значения х"(1), х(3)заносятся в регистры 31. 1, 29.1соответственно.Из регистров 29.С, ЗО.Ф, 31,Рчисла поступают на вход преобразователя кодов 44 в последовательности, указанной в табл.6. На тридцатом такте из регистров20.1 и 22,3 извлекаются числах(1) и х (3) и вычисленные в сум 1маторах 40.1 и вычитателях 39,6значения х(1), х (3) поступают врегистры ЗО,Ф, 29. 6 (Р = 1,2,3,4)соответственно. Та блица 6 32 33 34 29 30 31 28 27 Такт, У Число на входе блока 44 . х "(2) хц(0) х (2) х 1(0) х 1(3) х (1) хц(3) х(1) Регистр- источник 29.6 ЗО.Р 29.0 31.0 29.В 30, 29.0 31.0 Завершение цикла происходит так 2 же, как и при четырехточечном преобразовании Фурье.Таким образом, начиная с шестнадцатого такта предлагаемое арифметическое устройство может начать обработку нового четырехточечного или пары двухтоЧечных преобразований Фурье, Пропускная способность пред- лагаемого арифметического устройства составляет одно четырехточечное , или два двухточечных преобразований , Фурье за шестнадцать тактов, Время выполнения четырехточечного или пары , двухточечных преобразований Фурье данным устройством занимает сорок40 т.ри такта.Для технической реализации предлагаемого арифметического устройст ва в случае, когда используется модульная система счисления с основаниями Р.( = 11, Р = 13, РЗ = 15, Р = 16, обеспечивая возможность работы с числами, мантиссы которых изменяются в диапазоне -2 ф, 2", кроме входного и выходного преобразователей кодов и умножителя комплексных чисел необходимы 14 блоков постоянной памяти емкостью 256 четырехразрядных слоев каждый, 74 четырехразрядных, один 12 разрядный и 17 шестнадцатиразрядных регистров с тремя состояниями на выходе (управляемыми выходами). Таким образом, данное устройство позволяет достичь большей точности вычислений по сравнению с прототипом.11 подключен к первому входу вычитателя и информационному входу восьмого регистра, информационный выход которого подключен к информационному входу девятого регистра, информационный выход которого подключен к первому входу сумматора, выход которого соединен с информационным входом десятого регистра, информационный выход которого подключен к информационным входам восьми выходных регистров, выходы младших разрядов восьми входных регистров поразрядно соединены со вторым входом вычитателя, выход которого подключен к информационному входу одиннадцатого регистра, информационный выход которого подключен к первому входу преобразователя двоичного кода в модулярный, -й ( 1 = 1,4) выход которого подключен к .информационному входу первого регистра-й подгруппы первой группы, информационный выход которого соединен с информационными выходами второго и третьего регистров-й подгруппы первой группы, информационными выходами первого, второго, третьего и четвертого регистров -й подгруппы второй группы и подключен к первым входам вычитателя по модулю Р и сумматора по модулю Р., выходы которых подключены к информационным входам регистров соответственно с нечетными и четными номерами 1-й подгруппы второй группы и соединены соответствен 16434но с информацибнным входом первог и информационными входами второго, третьего регистров 1 -й подгруппы третьей группы, информационные вы.ходы которых подключены к-му входу преобразователя модулярного кода в двоичный, первый и второй выходы которого соединены соответс венно со вторым входом сумматора и информационным входом десятого регистра, выходы старших разрядов восьми входных регистров соответственно соединены со входами разрядов двенадцатого регистра, информационный выход которого подключен ко второму входу преобразователя двоичного кода в модулярный, -й ( 1 = 1,4) выход умножителя комплексных чисел в непозиционном коде подключен к информационным входам второго, третьего, четвертого и пятого регистров -й подгруппы пер вой группы, информационные выходычетвертого и пятого регистров -йподгруппы первой группы соединены с информационными выходами пятогои шестого регистров-й подгруппы второй группы и подключены ко вторым входам вычитателя по модулю Р.и сумматора по модулю Р , информационные входы восьми регистров порядка соединены соответственно с информационными входами восьми входных регистров и являются третьими информационными входами устройства.15 1Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих процессорах быстрого преобразования Фурье со смешанным основанием 2 и 4 конвейерного типа, ориентированных на обработку сигналов невысокой разрядности (12-24 бит).Известно устройство для вычисления быстрого преобразования Фурье с основанием 4, которое содержит входные и выходные регистры, умножители, сумматоры и позволяет уменьшить общее число умножений по срав-нению с алгоритмами по основанию 2. 2Кроме того, алгоритмы с основанием 4 отличаются более высокой точностью 1 1. Недостатком известных процессоров быстрого преобразования Фурье, с основанием 4, работающих в позиционной системе счисления, является сложность их арифметических устройств.Наиболее близким по своей сущности и техническому решению к изобретению является арифметическое устройство для процессора быстрого преобразования Фурье, содержащее входные и выходные шины устройства, соединенные соответственно с входными регистрами и выходными регист111 Ь 4 3рами устройства, блок, сумматороввычитателей по модулям.Р 1, Р 2, РЗ, Р 4 используемой непозиционной системы счисления, умножитель комплексных чисел в непозиционном коде, двухразрядный регистр константы сдвига, формирователь константы сдвига, два вспомогательных двухразрядных регистра, преобразователь двоичного кода в модулярный код, подклю ченный ко входу умножителя комплексных чисел, три входных регистра блока модулярных сумматоров-вычитателей, четыре выходных регистра блока модулярных сумматоров-вычитателей и преобразователь модулярного кода в двоичный код . Данное арифметическое устройство реализовано на базе модулярной арифметики и выполняет последовательность четырех- точечных преобразований в конвейерном режиме 2 3.Недостатком известного устройства является невозможность его использования для выполнения алгоритмов быстрого преобразования Фурье со смешанными основаниями 2 и 4. Кроме того, точность устройства заметно снижается из-за того, что все отсчеты выходных сигналов каждой стадии алгоритма имеют один и тот же (максимальный) порядок.Цель изобретения в повышен точности устройства.Поставленная цель достигается тем, что арифметическое устройство для процессоров быстрого преобразования Фурье, содержащее восемь входных регистров, информационные входы которых являются первыми информационными входами устройства, преобразователь двоичного кода в модулярный, 1 -й ( 1= 1,4) выход которого подключен к 1 -му входу умножителя комплексных чисел в непозиционном коде, пятый вход которого является вторым информационным входом устройства, сумматоры по модулю Р ( 1 = 1,4), вычитатели по модулю Р, ( 1 = 1,4), восемь выходных регистров, информационные выходы которых являются информационными выходами устройства, введены восемь регистров порядка, восемь .блоков постоянной памяти, двенадцать регистров, вычитатель, сумматор, первая группа регистров из четырех подгрупп по пять ре 253035404550 34 4гистров в каждой, вторая группарегистров из четырех подгрупп пошесть регистров в каждой, третьягруппа регистров из четырех подгрупп по три регистра в каждой,причем информационные выходы первого.и второго регистров порядкасоединены с адресным входом первогоблока постоянной памяти, информационный выход которого подключен кинформационному входу первого регистра, информационный выход которого объединен с информационнымвыходом третьего регистра порядкаи подключен к адресному входувторого блока постоянной памяти,информационный. выход которого соединен с информационными входамивторого и третьего регистров,информационные выходы которых соединены с информационным выходомчетвертого регистра порядка иподключены к адресному входутретьего блока постоянной памяти,информационный выход которого соединен с информационными входамичетвертого, пятого и шестого регистров,информационные выходы четвертого и пятого регистров соединены с информационным выходом пятогорегистра порядка и подключены к адресному входу третьего блока памяти,информационные выходы шестого иседьмого регистров порядка соединены с адресным входом четвертогоблока постоянной памяти, информационный выход которого подключенк информационному выходу седьмогорегистра, информационный выход которого соединен с информационнымвыходом восьмого регистра порядкаи подключен к адресному входу второго блока постоянной памяти, инфор"мационный выход шестого регистраподключен к первому входу вычитателяи информационному входу восьмого .регистра, информационный выход которого подключен к информационномувходу девятого регистра,информационный выход которого подключен к первому входу сумматора, выход которого соединен с информационным входом десятого регистра, информационный выход которого подключен к информационным входам восьми выходныхрегистров, выходы младших разрядоввосьми входных регистров поразрядносоединены со вторым входом вьиита111643 45 5теля, выход которого подключен к информационному входу одиннадцатого регистра, информационный выход которого подключен к первому входу преобразователя двоичного кода в5 модулярный, 1-й (1 = 1,7) выход которого подключен к информационному, входу первого регистра д-й подгруппы первой группы, информационный выход которого соединен с информационными 1 О выходами второго и третьего регистров 1-й подгруппы первой группы, информационными выходами первого, второго,. третьего и четвертого регистров 1-й подГРуппы Второй Группы и подклю-,15 чен к первым входам вычитателя по модулю Р и сумматора по модулю Р выходы которых подключены к информационным входам регистров соответственно с нечетными и четными номерами -й подгруппы второй группы и соединены соответственно с информационным входом первого и информационными входами второго, третьего регистров 1-й подгруппы третьей группы, информационные выходы которых подключены к 1 -му входу преобразователя модулярного кода в двоичный, первый и второй выходы которого соединены соответственно со вторым входом сумматора и информационным входом десятого регистра, выходы старших разрядов восьми входных регистров соответственно соединены со входами разрядов двенадцатого.-истра, информационный выход которого подключен ко второму входу преобразователя двоичного кода в модулярный, 1-й ( :1,4) выход умножителя комплексных чисел в непози 40 ционном коде подключен к информационным входам второго, третьего, четвертого и пятого регистров 1-й подгруппы первой группы, информационные выходы четвертого и пятого регистров :-й подгруппы первойгруппы соединены с информационными выходами пятого и шестого регистров 1"й подгруппы второй группы и подключены ко вторым входам вычитателя50 по модулю Р и сумматора по модулю1Р информационные входы восьми реЭгистров порядка соединены соответственно с информационными входами1восьми входных регистров и являются третьими информационными входами устройства.На чертеже представлена структурная схема арифметического устройства 1 4, 6для процессоров быстрого преобразования Фурье.Устройство содержит информационные входы устройства 1., 2.1,3; ( 1 = 1,2, ,8), информационныевыходы устройства 4,( 1 = 1,28), регистры порядка (входных отсчетов) 5.1 .( 1 = 1,28),входныерегистры 6. 1 (1 = 1,28), регистры 7-17, регистры 18.0-31.Р(Р = 1,2,3,4), регистр 32, выходные регистры 33; ( л = 1,28)блоки постоянной памяти 34-37, вычитатель порядков 38, вычитатели 39.1и сумматоры 40.0 по Р-му модулю Риспользуемой непозиционной системысчисления ( 6 = 1, 2, 3, 4), е умма торпорядков 41, преобразователь 42 двоичного кода в модулярньй, умножитель 43 комплексных чисел в непозиционном коде и преобразователь 44модулярного.кода в двоичный.Индексы номеров. регистров 18 Я "31.1 и сумматоров и вычитателей39., 40.1 ( = 1,2,3,4) совпадаютс порядковыми номерами модулей,связанных с этими блоками,Разрядность регистров, номеракоторых снабжены индексом Ю(Ф = 1,2,3,4), составляет= . 108,Ру 1бит, где 1 м 1 обозначает наименьшее целое число не меньшее действительного числа х.Вход регистра 5. 1 ( 1 = 1,28)подключен к соответствующей входнойшине 1. ( 1 = 1, 28), по которой поступает, значение, порядка отсчета входного сигнала. Кроме того,значение порядка с шины 1,1 поступает на первый вход регистра 6.1( 1 = 1,2. 8), на второй вход которого через шину 2,1 поступает значение мантиссы входного сигнала, 1 -йвыход преобразователя 42 соединен1-м входом умножителя 43 и входомрегистра 18. 0 ( Р = 1,2,3,4). Б 1 ина 3,подключенная ко входу умножителя 43комплексных чисел, служит для передачи в умножитель адресов, по которым в специальном блоке памяти, содержащемся в уиножителе; записанаинформация о требующемся поворачивающем множителе. Входы регистров19.1 -22, Р (6, = 1,2,3,4) подключенык 1-м вьжодам умножителя,43.Выходы регистров 18.8, 19 Х,20.Е, 23.Е,Е (Е= 1,2,3,4) Об днены и подключены к первым входамсумматора 40. и вычитателя 39.6116434 Та блица 1 Блок, У Объем памяти Число выходов 34 256 36 256 8 256 37 38 256 39 А (е =1,г,з,4) 40.Е (Е=1,2,3,4) 2 гЕ ггЕ ге ггЕ 2 гЕ ге 41 2 Д 6 Таблица 2 Содержимоеячейки Входные параметры Адресячейки Блок, У Строка,В х,у х,уе 0,115 16 х+у иахах,у 34 353637 16 х+ у ге хфг +у х,2 Е+у16 х ух+у 41 7 "1 ( Е = 1, 2, 3, 4), вторые входы которых подключены к выходам регистров 21.Е, 22.Ф, 27,Е, 28.Е (Е = 1,2,3,4).Выход модулярного вычитателя 39. Е соединен со входами регистров 23.Е, 25.6, 27 Е, 29.Е (Е = 1,2,3,4), а выход Модулярного сумматора 40.Е соеди 5 нен со входами регистров 24.Е, 26.Е, г 8,е, зо.е, з 1.е ( е = 1,г,з,4).Выходы регистров 29.Е, 30 Е, 31.Ю (Е = 1,2,3,4) объединены и подключены к соответствующим входам преобразователя 44.Первый выход преобразователя 44 соединен со вторым входом сумматора порядков 41, выход которого соеди нен с первым входом регистра 32.Второй вход регистра 32 подключен ковторому выходу преобразователя 44,Выход регистра 32 соединен со входами выходных регистров 33., выходы5 которых поступают на выходные шиныустройства 4.т ( 1 = 1,28).Умножитель 43 осуществляет умножение комплексного числа на комплексную константу за 10 тактов с про 10 пускной способностью одно комплексное число за четыре такта,В табл.1 указаны параметры используемых блоков постоянной памяти,а в табл.2 приведены правила фор"15 мирования их содержимого. Арифметическое устройство работает следующим образом. Разрядность Числовходов+хц(1)-х (2)-хц(3),)=х (О 9Устройство реализует дискретное четырехточечное преобразование Фурье входной последовательности у(п) = у (п) + 1 уц(п) (и = 0,1,2,3) или пару двухточечных преобразований Фурье входных последовательностей у(п) = у "(и) + 1 уц(п), где и = = 0,2 для первой последовательности и п = 1,3 для второй последовательности, причем при этом осуществляют. ся следующие операции:масштабирование и преобразование входных чисел из двоичной системы,счисления в модулярную по правилу у (п) = = у(п)2 " и у" (п) = у" (п) 2 1 где 2 - масштабирующий множитель, а величина х 1 если 0 4 х (х+ 1/220 1 х , если х+ 1/2х ( х ; умножение на соответствующий поворачивающий множитель КЬ =- О, 1,2,3) последовательностей у(п) = у(п) + 1 у ц(п), в результате чего получаем последовательности х(п) = х(и) + 1 х" (и) (и = 0,1,2,3)четырехточечное преобразование Фурье последовательности х(п)30 = х(п) + 1 х "(и) (и = 0,1,2,3) или пару двухточечных преобразований Фурье последовательностей х(п) = х (п) + 1 хц(п), где и = 0,2 для первой последовательности и 35 п = 1,3 для второй последовательностиполученные в результате преобразований Фурье последовательности х(п) = х (и) + 1 хц(п) переводят 4 из модулярной системы счисления в двоичную, восстанавливая при этом порядок элементов последовательности.Выполняемое устройством четырех -точечное преобразование Фурье опре деляется следующими соотношениями: 10х (2) =х (О)-л (1)+х (2)-х (3),х (3) =х (О)-х "(1) - х(2)+х ц(3) х ц(0) =хц (0)+х ц(1)+х ц(2)+х ц(3),хц(1) =хц(0)-х (1)-хц(2)+х (3),хц(2) =хц(0)-хц(1)+хц(2)-хц(3),хц(3) =хц (0)+х (1) -хц (2) -х(3),Пара двухточечных преобразований Фурье определяется из следующих соотношений: х(0) =х(0)+х(2) х(1) =х(1)+х(3) х(2)=х(0)-х(2) х(3)=х(1)-х(3) Отсюда, разделив деиствительнуи мнимую части, получим Рассмотрим вначале работу арифметического устройства при выполнении четырехточечного преобразования Фурье.На нулевом такте работы арифметического устройства производится запись во входные регистры.По шинам 2,1 ( 1 = 1,28) в устройство поступают мантиссы отсчетов, причем мантиссы действительных частей отсчетов у (п) (и = О, 1,2,3) поступают в регистры 6. ( д = и+1), а мантиссы мнимых частей отсчетов у (и) (п=0,1,2,3) - в регистры 6.1,где 1=п+5,Одновременно по шинам 1.1 поступают порядки действительных и мнимых частей отсчетов у(п), которые заносятся в регистры 5.1 и 6.1 ( 1= 1,28) по указанному закону.На первом, втором и третьем тактах определяется максимальный порядок отсчетов входных сигналов, для чеГо на первом такте открываются выходы регистров 5. и значения порядков из этих регистров попарно поступают на входы блоков постоянной памяти 34-37, где в соответст12 116434 заносится в регистр 13. Предварительно на нулевом такте прежнее содержимое регистра 13 передвигается врегистр 14, а содержимое регист ра 14 - в регистр 15, Таким образом,на третьем такте определяют значениемаксимального порядка Ъ- вамЪ;),где Ъ; - порядок отсчетов входныхсигналов.10 Начиная с четвертого такта, открывая поочередно выходы одного изрегистров б, 1 (,1 = 1,2,38),извлекают содержимое этих регистровв порядке, задаваемом табл.3.15Та блица 3 13 14 Такт, В у(2) у "(2) уф(1) уя(1) у (3) уц(0) у(3) уп(0) Число Регистр- источник 6,3 6.7 6.2 6.6 6.4 6,1 6.8 6.5 Мантисса числа, извлеченная извходного регистра 6.1 заноситсяв том же такте в регистр 17, а поря- Здок поступает на вход вычитателя порядков 38, реализованный на постоянном запоминающем устройстве, где всоответствии со строкой 5 (табл.2)определяется масштабный порядок1=Ьщ- Ь; который заносится в35регистр 16,В следующем такте (пятом тактедля числа у(2), седьмом тактедля числа ул(2) и т.д.) число иэ регистров 16,17 поступает на вход преобразователя 42, который осуществляет масштабирование числа по формуле у(п) =у(п) . 2 3 и перевод числа из двоичной системы счисления в45модулярную с основаниями Р д ( К = 1,2,3,4).Таким образом, на пятнадцатомтакте входные регистры 5.1, б . 1 ( л =1,28) освобождаются и на шест 50надцатом такте в них заносятсяотсчеты для следующего преобразования Фурье.Число проходит преобразователь42 за три такта, таким образом наседьмом такте работы арифметического11 1 , вии со строками 1-4 (а бл . 2) выби, рается больший йз каждой пары порядок и заносится в соответствующий регистр 7-10. На втором такте работы устройства открываются уже выходы регистров 7-10 и значения поряд ков из этих регистров поступают в блоки постоянной памяти 36,37, а результат выбора заносится в регистры 11, 12. На третьем такте открываются выходы регистров 11, 12, значения порядков поступают из них на входы блока постоянной памяти 37 и найденный максимальный порядок ,устройства число у (2) появляется навыходе преобразователя и поступает на входной регистр умножителя43. Аналогично в умножитель 43подаются числа у "(2), у (1),уп(1), у(3), у"(3) соответственно на девятом, одиннадцатом, тринадцатом, пятнадцатом и семнадцатомтактах. Числа у(О) и у"(О) черезумножитель не проходят, а с выходапреобразователя на шестнадцатом ивосемнадцатом тактах соответственнозаносятся в регистр 18.6 ( Р = 1,2,3,4). Умножитель 43 осуществляет умножение числа на комплексную константу 01, за десять тактов, причем действительная и мнимая части числа х(п) = у(п) Ы ЬФ,1,2,3, с = О, 1,2,3) поступают на выход умножителя в двух смежных тактах. Таким образом, на выходе умножителя комплексных чисел 43 полученные им произведения появляются в порядке, показанном в табл.4.С выхода умно- жителя 43 числа поступают в один из регистров 9.122.Р ( С = 1, 2,3,4).1116434 13 Та блица 4 Такт, У 16 20 21 25 х 2) х ц(2) хц(1) х 1) х (3) х 3) Число 20.Е 19,С 22.Е 21 Е 15 20 50 55 Регистрприемник 22.Е 21.Е Йа семнадцатом такте открываютСявыходы регистров 18,Е и 22.Е, модулярные коды чисел у(0) = х (0) их(2) поступают на вычитатели 39.Еи сумматоры 40.Е и результаты модульного вычитания ( х (О) - х (2) /РЕи сложения 1 х (0) + х(2)/РЕ посту.пают в регистры 23. Е, 24Е ( Е = 12,3,4) соответственно.На восемнадцатом такте, ка указывалось, в регистр 18,Е поступаетмодульный код числа уц(0) = хц(0).На девятнадцатом такте открываются выходы регистров 18.Е и 21 Есумматоры и вычитатели 40. Е 39.Еопределяют величины (хц(0) + хц(2)/РЕих ц(0) - х ц (2) /Р Е и отправляют ихв регистры 26.Е, 25. Е (1 = 1,2,3,4)соответственно.На двадцать пятом такте открываются выходы регистров 22.Е, 2 ОАчисла х(1), х(3) поступают на выходы вычитателей 39 А, сумматоров40.Е и вычисленные значения(Е = 1,2,3,4) соответственно.На двадцать шестом такте на входывычитателей 39 А, и сумматоров 40.Епоступает содержимое регистров 24.Е28.Е (Е = 1,2,3,4) и результатывычислений х (2) = / х (0) - х (1) +х (2) - х /(3) /РЕ и х (О) = (х (О) +хф(1) + х(2) + х(3)/Р Е заносятсяв регистры 29. Е и 30. Е соответ ственно.На двадцать седьмом такте выходырегистров 29.Е ( Е = 1,2,3,4) открываются и модульные коды числах(2) поступают из них на входыпреобразователя 44, осуществляющегоперевод модулярного кода числа вдвоичный код.На двадцать восьмом такте открываются выходы регистров 25.Е, 27.Ена вычитатели 39.Е и сумматоры40. Е поступают числа ( хц(0)хц(2) /РЕ и ( х ц(1) - х ц(3) /Р Е и сформированные модулярные коды чисел хц(1), хц(3) заносятся в регистры 29.Е, 31.Е соответственно. В этом же тактесодержимое регистров ЗО.Е (Е = 1,2,3,4) поступает на входы преобразователя 44.На двадцать девятом такте содерм жимое регистров 19 А и 2.1; Е поступает на входы вычитателей 39.Е и сумматоров 40.Е и полученные ими, значения ( хц(1) - хц(3) /Р их ц(1) + х (3) /РЕ заносЯтсЯ в Ре"цегистры 27.Е, 28. Е ( Е = 1,2,3,4) соответственно.На тридцатом такте сумматоры40 А и вычитатели 39.Е по содержимому регистров 23.Е и 27, посту-пающему на их входы, вычисляют величины х(3), х(1) и помещают их врегистрь 1 29.Е, ЗО,Е соответственно.На тридцать втором такте открываются выходы регистров 26.Е и 28 А,на вычитатели 39.Е и сумматоры 40.Епоступают величины ( х(0) + хц(2) /РЕ/хц(1) + хц (3)/Р и вычисленныемодульные коды чисел хц (2), х ц(0)записываются в регистры 29 Я и 31.Е(Е = 1, 2,3,4) соответственно.Как указывалось, выходы регистров 29 Е, ЗОА, 31.Е ( Е = 1,2, 3,4)подключены ко входам преобразователя44 и, открываясь поочередно, этирегистры подают числа на вход преобразователя 44 в порядке, указанном в табл.5, На выходе преобразователя 44 числа, пр ео бра з ованные измодулярного кода в двоичный, появляются с задержкой в семь тактов.Одновременно на первом выходе преобразователя 44 появляется поправкак максимальному порядку текущегопреобразования Фурье, хранящемусяв регистре 15. Эта поправка вместес максимальным порядком поступаетна входы сумматора порядков 4 1,выполненного на постоянном запоминающем устройстве, который в соответствии со строкой 8 (табл.2) вы16 1116434 Таблица 5 Такт, У 27 28 29 33 34 30 31 32 Число навходе блока 44 х (2) х (0) х" (1) х" (3) х(3) х(1) х "(2) хд(0) 20 числяет порядок выходных отсчетов и помещает его в регистр 32. Одновременно с порядком в регистр 32 заноТаким образом, через семь тактов число, поступающее в модулярной форме на вход преобразователя 44, записывается уже в двоичном коде в регистр 32, а еще через один такт оно из регистра 32 переписывается в один из выходных регистров 33.1 ( 1 = 1,28), При этом действительные части выходных отсчетов Ь = 0,1,23) заносятся в регистры 33.1,где л = и + 1, а мнимые части х "(и) (и = 0,1,2,3)- в регистры 33.1, где,1= и+5. Последнее число преобразования Фурье заносится в выходные регистры на сорок втором такте и на этом обработка входного сигнала у(и) завершается. На сорок третьем такте результат преобразования извлекается из выходных регистров через шины 4.1 (= 1,28). В случае выполнения двухточечных преобразований Фурье на нулевом такте работы арифметического устройства во входные регистры заносятся отсчеты для пары преобразований. За один цикл устройство осуществляет два двухточечных преобразования Фурье. С нулевого по восемнадцатый такт включительно и с тридцать третьего по сорок третий такты арифметическое устройство работает точно так же, как и в случае четырехточечного преобразования фурье. Работа арифметического устройства при двух точечных преобразованиях отличается от работы при четырехточечном преобразовании фурье разницей в пересылках между регистрами 18 А -31.Р ( К = 1,2,3,4).На семнадцатомтакте открываются выходы регистров 18 А и 22,Р;модулярные коды чисел х(О) и х"(2) поступают на вычитатели 39.1 и сумматоры 40 А ( В = 1,2,3,4) и резупьсится мантисса выходного числа,приходящая со второго выхода преобразователя 44. таты модулярного вычитания /х ф(0)х(2)/Рр и сложения / х(0) +х(2)/Р поступают в регистры 23.Е,24.1 соответственно.На восемнадцатом такте в регистр 18.6 поступает число х"(0).На девятнадцатом такте открываются выходы регистров 22.Р и 23.Р ив регистр 25.1 заносится результатвычитания х(0) - 2 х(2)/Р, а в.регистр 26.1 - результат модулярного сложения х(О) - х(2)/Рр+х(2 )/Р= х(0).На двадцатом такте открываютсявыходы регистров 22.Ю и 23.6 и врегистры 27.9 и 28,Й заносятсяте же числа, что и в регистры 25.126 А.На двадцать первом такте открываются выходы регистров 26 А и27.1 их содержимое поступает навычитатели 39.Р и сумматоры 40.Си разница /2 х(2)/Рпоступает врегистр 23. Р а сумма 2 х(О)2 х"(2)/Рр поступает в регистр24 . й ( К = 1,2,3,4)На двадцать втором такте открываются выходы регистров, 22.1 и32. 1 в результате вычитания, получаем число /2 х (2) - х(2)/Рх(2), которое поступает в регистр 27, 0а результат сложения(6 = 1,2,3,4).На двадцать третьем такте открываются выходы регистров 18.Ри 21.Р, на входы вычитателей 39,6и сумматоров 40 А поступают числа хф(0) и х.в(2) и вычисленныезначения хв(0) и хф(2) поступаютв регистры ЗО.Й и 29.У (Ю 1,2,3,4) соответственно,На двадцать восьмом такте изрегистров 26 А и 27.Р извлекаютсячисла хф(0) и хф(2) и вычисленные