Арифметическое устройство процессора быстрого преобразования фурье

Союз СоветскихСоциалистическихРеспублик АВТОРСКОМУ СВИДЕТЕЛЬСТВ(5 )М. вле присоединением заявк Г 15/332 Гевударстюах 1 квинтет СССР в девам взебрвтевкй и втхрнтий(088, овано 23,0 убликовани публи описания 23.02 та С. Каневский, С, Э. Котов, Н. Е Б. А. Некрасов и О.А.Фед(72) Авторы изобретени Ленина политехницикой Октябрьскойреволюции Киевский ордеим. 50-летия(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ПРОЦЕССОРА БфЗСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕосемь накапый из котои регистра мато лива в первого ур их сумматоро стоит из сум в р К ато сдвига Недстатком изве я большая дл устройства, адержек на с устройствсть тактаяемая каках всех стногительопредеуммато являетработысумма вне ро",рьеФ Изообретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных устройств, выполняющих алгоритм быстрого преобразования Фурье ( БПФ ). 5Известно арифметическое устройство (,АУ ), используемое для выполнения алгоритма БПФ. Устройство содержит регистры реальной и мнимой частей комплексных весовых коэффициентов, два регистра чисел, два сумматора поразрядных сумм и два сумматора чи". сел 1.13.Недостатком такого устройства яв 35 ляется невысокая погрешность вычислений, обусловленная операцией округ" ления на этапе умножения.Наиболее близким к изобретению яв.ляется арифметическое устройство п цессора быстрого преобразования:фу содержащее шесть регистров множите ля,восемь регистров множимого, двенадцать блоков элементов И, шесть вумКроме того, в нем нельзя в течение первой итерации выполнить умножение исходного массива на весовую Функцию, например, вида 1/2 (1-сов 2 2 л и /й), где п=0,1,2,М. Невозможность совмещения во времени выполнения первой ,итерации и умножения исходных данных на весовую функцию обусловлено тем, что в известном устройстве выполняется только три комплексных умножения, которых достаточно для выполнения базовой операции преобразования Фурье, но недостаточно для умножения на весовую функцию.Целью изобретения является увеличение быстродействия устройства.Поставленная цель достигается тем, что арифметическое устройство процессора быстрого преобразования Фурье, содержащее три группы по два регистра сдвига множителя, четыре группы по два регистра множимого, три группы по четыре блока элементов И, три группы по два сумматора первого уровня, четыре группы по два накапливающих сумматора, каждый из которых состоит из сумматора и регистра сдвига, причем первый вход сумматора является информационным входом соответствующего накапливающего сумматора, выход сумматора является выходом накапливающего сумматора и подключен к параллельному входу регистра сдвига в соответствующем накапливающем сумматоре, параллельный выход регистра сдвига подключен к второму входу соответствующего сумматора, а вход управления сдвигом "регистра сдвига является управляющим входом соответствующего накапливающего сумматора, параллельные входы первого и второго регистров сдвига множителей первой, второй и третьей групп подключены соответственно к входу дейст. вительной и мнимой частей весового коэффициента устройства, входы первого и второго регистров множимого каждой группы подключены соответственно к входу действительной и мнимой цастей отсчета входного сигнала устройства, выход первого регистра множимого первой, второй и третьей групп подключен к информационному входу первого и второго блоков элементов И соответствующей группы, выход второго регистра множимого первой, второй и третьей групп подключен к информационному входу третьего и четвертого блоков элементов И соответствующей группы, последовательный выход первого регистра сдвига множителя первой, второй и третьей групп подключен к управляющим входам первого и третьего блоков элементов И соответствующей группы,последовательный выход второго регистра сдвига множителя первой, второй и третьей групп подключен к управляющим входам второго и четвертого блоков элементов И соответствующей группы, выходы первого и четвертого блоков элементов И первой, второй и третьей гоупп подключены к входам первого5 10 1% 30 сумматора первого уровня соответствующей группы, выходы второго и третьего блоков элементов И первой, второй и третьей групп подклюцены к входамвторого сумматора первого уровня соответствующей группы, содержит четвертую группу по два регистра сдвига множителя, четвертую группу по четыре блока элементов И, четвертую группу по два сумматора первого.уровня, четыре группы по два регистра первого уровня, четыре группы по два регистра вто-. рого уровня, . четыре накапливающих блока, каждый из которых состоит из сумматора и блока регистров, причем первый и второй информационные входы сумматора накапливающего блока являются информационными входами соответствующего накапливающего блока, выход сумматора накапливающего блока подключен к информационному входу соответствующе" го блока регистров, выход которого является выходом соответствующего накапливающего блока, управляющие входы сумматоров и блоков регистров в накапливающих блоках являются управляющими входами соответствующих накапливающих блоков, три выходных регистра, блок микропрограммного управления, причем параллельные входы первого и второго регистров сдви 3 ао 4 50 И га множителей четвертой группы подключены соответственно к входу действительной и мнимой частей весовогокоэффициента устройства, выход первого регистра множимого четвертойгруппы подключен к информационномувходу первого и второго блоков элементов И четвертой группы, выход второго регистра множимого четвертойгруппы подключен к информационномувходу третьего и четвертого блоковэлементов И четвертой группы, последовательный выход первого регистра сдвига множителя четвертой группыподключен к управляющим входам первого и третьего блоков элементов Ичетвертой группы, последовательныйвыход второго регистра сдвига множителя четвертой группы подключен куправляющим входам второго и четвертого блоков элементов И четвертойгруппы, выходы первого и четвертогоблоков элементов,И четвертой группыподключены к входам первого сумматора первого уровня четвертой группы,выходы второго и третьего блоков% 999061 С элементов И четвертой группы подклю- ходного отсчета на коэффициент меточены к входам второго сумматора пер- дом накопления.вого уровня четвертой .группы, вы- Объединение выходов регистров 8.1- ходы сумматоров первого уровня всех 8.8 и регистров 11.1-11,16 накаплигрупп подключены к входам соответст- % вающих блоков 9.1-9.4 можно осуществующих регистров первого уровня, вы" вить, используя, например, регистры ходы которых подключены к информаци- с тремя состояниями на выходе, ймеюонным входам соответствующих накап- щие управляющие входы выдачи информа" ливающих сумматоров, выходы накапли- ции, или используя мультиплексоры, вающих сумматоров подключены к инфор-ф В качестве сумматоров 10,1-10.4 мационным входам соответствующих ре" накапливающих блоков 9.1-9,4 можно гистров, второго уровня, выходы всех использовать известные микросхемы регистров второго уровня подключены арифметикологических устройств, вык первым информационным входам перво- полняющих операции сложения и вычи го и второго накапливающих блоков, З тания, а для сумматора 10,1 еще и первые информационные входы третьего операцию пропуска второго оПерандар и четвертого накапливающих блоков т.е, сложение его с нулем. подключены к выходу.второго накапли- Структура, образуемая регистра" вающего блока, вторые информационные ми. 1.1, 1,2 множителя регистрами входы первого, второго, третьего.и 2 в 2.1, 2.2 множимого блоками элеменчетвертого накапливающих блоков под- тов И 3.1-3.4, сумматорами первого кдючены к выходу первого накапли- уровня 4,1, 4.2, регистрами первого вающего блока, выходы третьего и чет- уровня 5.1, 5,2, накапливающими сумвертого накапгивающих блоков подключе- маторами, состоящими из сумматоров ны к информационным входам первого и ф 6,1, 6.2 и регистров 7.1, 7.2 и ре- второго выходных регистров, выход вто- гистрами 8,1, 8.2, четырежды повторого выходного регистра подключен к ряясь, составляет первую часть схемы информационному входу третьего выход- и представляет собой комплексный ум" ного регистра, выходы первого и треть- ножитель, выполняющий вычисления по его выходных регистров являются вы формулеходами устройства, выходы блока мик- Р 11) дд(1) )1 мх 11 Ц харвиа) 1 иифф ропрограммного управления подключе- =йехКеи 11 - пзхт и 1 +КехФ ны к управляющим входам регистров тппч"ф+п)хКеюх сдвига множителей, регистров множимо- Регистры 2,1, 2,2 множимого приго, регистров первого и. второго уров-ц.нимают исходный отсчет, 2.1 - дейстней, накапливающих сумматоров, накап- вителтную часть. Вех, 2.2 " мни- . ливающих блоков и выходных регистров. мую часть п)х. Регистры 1.1, 1,2На чертеже представлена функцио- множителя принимают весовой коэффинальная схема арифметического устрой- циент, 1. 1- действительную. часть ства процессора быстрого преобразо- в ахеи1.2.- мнимую часть е м".Няе%вания Фурье. первый вход сумматора 4,1 приходятчастичные произведения йех Йеи 11Устройство содержит регистры 1, 1" на второй -, частичные произведения1.8 сдвига множителя, регистры 2.1- 1 т 1 х пь 1 . На выходе сумматора16 2.8 множимого, блоки элементов И 3. 1- 4,1 получается разность этих час.16, сумматоры 4.1-4.8 первого уров- . тичных произведений. ня, регистры 5. 1"5.8 первого уровня, На первый вход сумматора 4.2 присумматоры 6.1-6.8 и регистры сдвига ходят частичные произведения 1 вх 7. 1-7.8 входящие в состав накапли-. - Веи 1 , на второй - частичные произ- . вающих сумматоров, регистры 8,1-8.8 ведения йех(т) виф, на выходе сумвторого уровня, накапливающие блоки матора 4.2 получается сумма этих 9.1-9.4, состоящие из сумматоров частичных произведений. ,10, 1-10,4 и блоков регистров 11.1- Затем выполняется накопление сумм 11.16,выходные регистры 12,1-12.3, . частичных произведений на накапливаю блок 13 микропрограммного управле- щих сумматорах 6.1, 7.1 и 6,2, 7,2 ния. фф и на регистры 8. 1, 8,2 принимаютсяРегистры 1.1-1.8 сдвига множителя действительная Вер и мнимая обеспечивают последовательный анализ вр части комплексного произверазрядов множителя при умножении вы" денияр йер " в 8, 1, )у)р в 8,2.9990Вторая часть устройства, состоящая из четырех накапливающих блоков.9,1-9,4 и трех выходных регистров121-12.3 представляет собой схемусуммирования, которая формирует окончательные результаты преобразованияв соответствии с выражениемх(1) =ГВер(1)+ Вер(1+2 ЯВер(1+1)++1 щр(1+2)1-(1 щр(1+1)+ 1 щр(1+3)Цх(1+3)=.Вер(1)-Вер(1+2)+11 щр(1+1)- 1 щр(1+1)3-.(Вер(1+1)-Вер(1+3)-(1 щр(1)-щр(1+23где р(1),р(1+1), р(1+2),р(1+3) - ком. 2 фплексные произведения исходных отсчетов на весовые коэффициенты;Ве - действительная частьчисла;щ - мнимая часть числа;х(1),х(1+1),х(+2),х(1+3) -результаты преобразованияБлок 13 микропрограммного управления может состоять из генераторасинхронизирующих импульсов, счетчика ЭОтактов и блока памяти микрокомандПЗУ ), адресные входы которого соединены с выходами соответствующихразрядов счетчика тактов, а выходыявляются выходами блока микропрограм-змного управления,Поскольку все составные частиариФметического устройства, кроме сумматора 10 1, должны работать не болеечем в двух режимах сложение вычи" отание, прием - запрет приема, выдача - запрет выдачи ), для каждого управляющего сигнала достаточно одногоразряда. Для сумматора 10.1 требуется два управляющих разряда, так какон должен работать в трех, режимах:сложение, вычитание второго операнда, пропуск второго операнда (,сложение его с нулем ).Рассмотрим работу АУ при выполнении базовой операции,Для примера рассмотрим случай,когда весовые коэффициенты четырехразрядные, т,е. для умножения требуется четыре такта.Поскольку комплексные исходныеотсчеты х(1) принимаются в умножители последовательно со сдвигом на.такт,.то результаты комплексных умно 61 8жений р(1)=х(1)и принимаютсяв выходные регистры умножителей тоже сосдвигом на такт, причем в каждом такте принимаются параллельно действительная Вер(1) и мнимая 1 щр(1) частикомплексных произведений, Организация схемы суммирования предполагаетпоследовательный. поток действительных и мнимых частей комплексных произведений, поэтому за один такт схема суммирования должна успеть принятьдва числа: Рер(1) и 1 щр(1) с тем,чтобы в следующем такте принять дей"ствительную Вер(1+1) и мнимую 1 щп(1+1)части следующего комплексного произведения,Таким образом, длительность, тактаработы схемы суммирования в два разаменьые, чем временной интервал междуприемом комплексных отсчетов в выходные регистры соседних умножителейПоэтому работу схемы суммирования мыбудем рассматривать по половинам такта. Будем считать, что прием во всерегистры осуществляется по началутакта 1,для схемы суммирования - поначалу такта и началу второй половины такта ).В нулевом такте весовой коэффициент иопринимается в регистры 1.1множителя (Веиф ) и 1.2 (щи ),аисходный отсчет х(о) - в регистры2.1 множимого (Вех(о и 2.2(1 щх(о)первого умножителя и выполняетсяпервый такт умножения.В первом такте весовой коэффициентпринимается в регистры 1,3 множителя (Веи 1) и 1,4 (1 щи")з а исходный отсчет х(1) - в регистры 2.3множимого Вех (1 и 2.4 (щх(1,выполняется первый такт умножения вовтором и второй такт в первом умножителях.Во втором такте принимается весовой коэффициент и 2 э регистры 1.5(ВеиФ) и .1.6 (1 вэ , исходный отсчет х(2) - в регистры 2.5 (Рех(2)и 2.6 (щх(2) и выполняется первыйтакт умножения в третьем умножителе,второй и третий соответственно вовтором и первом умножителях.В третьем такте весовой коэффициентмЧ записывается в регистры 1.б (реи 3и 1.8 (1 пъд 1), исходный отсчет х(3)записывается в регистры 2.7 (Вех(3и 2.8 (1 щх(3 и выполняются первый,второй, третий и четвертый такты умножения соответственно в .четвертом,третьем, втором и первом умножителях.9 999061 10В четвертом такте в перзом умножи- мая часть 1 ар(0) нулевосо комплексно- теле вычисленные суммы последних дей- го произведения записывается в рествительных частичных произведений гистр 11,2 и из регистра 8.3 вы-.нулевого комплексного произведения дается действительная часть первого (В(0, т.е, результаты последнего ю комплексного произведения Вер(1) и четвертого такта умножения, прини- сумматор 10.1 продолжает выполнять маются в регистры первого уровня 5.1 опеРацию пропуска второго операнда, и .2, следующие весовой коэффициент во второй половине шестого такта в ф и исходный отсчет х(4) принимаются регистр 11.3 принимается действитвпь 1 в регистры 1.1 (Реи ), .1.2(щите) 1 дд ная часть Вер(1). первого комплексного ."2.1(Рех(4, 2.2(1 щх(4 и выполняет" . произведения, из регистра 8,4 выдася первый такт умножения в первом ется 1 щр(1) и сумматор 10.1 выполняумножителе и четвертый, третий и вто- ет операцию пропуска второго операнрой такты соответственно во втором, да.третьем и четвертом умножителях. 1 З В седьмом такте второе комплекс"В пятом такте нулевое комплексное ное произведение р ( 2 ) принимается произведение р( 0 ) принимается в выход в выходные регистры 8.5 (Вер(2 и ные регистры первого умножителя 8,1 8.6(1 ар(2 третьего умножителя, ре(Вер(0) и 8.2(1 ар(О), в первом умно- зультаты последнего, четвертого, жителе выполняется второй такт умно такта умножения принимаются в регистжения, результаты четвертого такта ры первого уровня 5 7 и 5.8 четвертоумножения записываются в регистры 5.3 го умножителя весовой коэффициент и 5.4 первого уровня второго умножи- и"ф принимается в регистры 1.7(Ре теля, весовой коэффициент ыприни- и 1.8(щи . ), исходный отсчет х 7:- мается в регистры 1.3 (Реи 1)и 1.4 И в регистры 2.7 (Рех(7 и 2.8(1 ах(7 (1 аи 1 ), исходный отсчет х(5) - в ре- четвертого умножителя, выполняютсяде)гистры 2.3. (Вех(5 и 3.4(1 щх(5) ) вто- первый, второй, третий и четвертый рого умножителя и выполняются первый, такты умножения соответственно в четчетвертый и третий такты умноженияво вертом, третьем, втором и первом ум" втором, третвем и четвертом умножи- М 1 ножителях. Кроме того, в первой полотелях соответственно. Кроме того, в вине седьмого такта в регистр 11.4 первой половине пятого такта выдает- принимается мнимая часть 1 щр(1) перся содержимое регистра 8,1, т.е. вого комплексного произведения, из Вер(0), сумматор 10. 1 выполняет сло- регистра 8.5 выдается действительжение второго операнда с нулем, Во ная часть Вер(2) второго комплексно- второй половине пятого такта Рер(0) го произведения, из регистра 11.1 выпринимается в регистр 11.1 из регист- дается Рер(0), сумматор 10. выполра 8,2 выдается мнимая часть 1 щр(0) няет операцию сложения, а сумматор нулевого комплексного произведения и 10.2 выполняет операцию вычитания сумматор 10.1 продолжает выполнять 4 в второго операнда из первого, т.е. на операцию пропуска второго операнда выходе сумматора 10.1 получаем Рер(0) (сложение с нулем)+Рер(2), на выходе сумматора 10.2 В шестом такте первое комплексное Рер(0)-Вер(2).произведение р( ) принимается в вы- Во второй половине седьмого так" ходные регистры 8.3 (Рер(1 и 8 а 4 та в регистры 11,1 и 11,5 принимает" (1 щр(1 второго умножителя, резуль- . ся соответственно Рер(0) + Рер(2) и таты последнего, четвертого такта ум- Вер(0) - Рер(2), из регистра 8.6 выножения принимаются в регистры 5.5 и дается мнимая часть 1 щр(2) второго 5.6 третьего умножителя, в четвертом комплексного произведения, из регистпервом и втором умножителях выполняют- ра 11.2 выдается щр(0), сумматор ся соответственно четвертый, третий и 10,1 выполняет операцию сложения, на второй такту умножения, весовой коэф- его выходе получаем 1 щр(0) +ар(2), фициент ипринимается в регистры6,сумматор 10.2 выполняет операцию вы"5 (Реы ) и 1,6 (щы ф ф), исход- читания второго операнда и на еГо ный отсчет х(6)- в регистры 2.5(Рех(6 1 выходе получаем ар(0). 1 ар(2),33и 2.6 (1 ах(б) ) третьего умножителя и вы- В восьмом такте третье комплексное полняется первый такт умножения- в произведение р ( 3) принимается в вытретьем умножителе. Кроме того, входные регистры 8.7 (Вер(3)и 8,8 " первой половине шестого такта мни- . (щр(3 четвертого умножителя, ре99906 11эультаты четвертого такта умножения принимаются в регистры 5.1 и 5,2 первого умножителя, весовой коэффициент, ипринимается в регистры 1,1(йеФ и 1.2(1 щиВ) а исходный отсчет х(6) - в регистры 2.1 (Вех(8 и 22 (1 щх(8 первого умножителя, выполняются первый, второй, третий и четвертый такты умножения соответственно в первом, четвертом, третьем О и втором уггножителях. Кроме того, в первой половине восьмого такта в регистр 11.2 принимается результат операции на сумматоре 10.1 щр(0) +1 щ 2), а в регистр 11.6 - й результат 1 щр(0) - 1 щр(2), из регистра 8.7 выдается действительная часть Йер(3) третьего комплексного произведения, из, регистра 11.3 выдается Вер(1), сумматор 10.1 выполняет опе рацию вычитания второго операнда иэ первого, а сумматор 10.2 - операцию сложения, т.е. на выходе 10.1 получаем йер(1) - Рер(3), а на выходе 10,2 получим йер(1) +Вер(3), во вто- И рой половине восьмого такта Рер(1)- йер(3) принимается в регистр 11.3, а Вер(1) +йер(3) - в регистр 11,7, из регистра 8.8 выдается мнимая часть 1 щр(3) третьего комплексного произ ведения, из регистра 11.4 выдается 1 щр(1), сумматор 10.1 выполняет операцию вычитания второго операнда из первого (1 щр(1) -. 1 щр(3), а сумматор 10,2 -. операцию сложения (щр(1)+з +щр(3.Далее работа умножителей аналогичная, поэтому рассмотрим только работу схемы суммирования.В первой половине девятого такта в регистры 11.4 и 11.8 принимаются результаты операций на сумматорах10.1 и 10.2, 1 щр(1) - 1 щр(3) -в 11,41 щр(1) +1 щр(3) - в 11.8, из регистра 8.1 выдается действительная частьРер(4) четвертого комплексного произведения - первого произведения следующей базовой операции, сумматор 10.1выполняет операцию пропуска второгооперанда, из регистра 11.1 выдается Вер(0) +йер(2), из регистра 11.7 выЯ дается йер(1) +йер(3), сумматор 10.3выполняет операцию вычитания второгооперанда иэ первого, а сумматор 10.4 операцию сложения, в результате навыходе 10.3 получаем Рех(2)=ба йер(0)+ Рер(2)3 йер(1)+ Рер(3)3 а на выходе 10.4 получаем Рех(0) =йер(0) ++йео(2)г йер(1)+ йер(3)3. 12Во второй половине девятого такта в регистры 11.9 и 11,13 принимаются соответственно Рех(2) и Рех(О), в регистр 11.1 записывается Вер(4), из регистра 8.2 выделяется мнимая часть 1 щп(4) четвертого комплексного произведения, сумматор 10.1 выполняет операцию пропуска второго операнда, на регистры 1.5-11,8 накапливающего блока 9,2 подается сигнал запрета приема. Из регистра 11,2 выдается 1 щр(0) +1 щр(2), из регистра 11.8 выдается щр(1) +1 щр(3), сумматор 10.3 выполняет операцию вычитания второго операнда, а сумматор 10.4 - операцию сложения, т.е, на выходе 10.3 получаем 1 щх(2) =1 щх(0)+ 1 щр(2)Д - 1 щр(1) +1 щр(3), а на выходе 10.4 получаем 1 щх(0) =(1 щр(О)+ 1 щр(2) +щр(1)+ 1 щр(3)3В первой половине десятого такта в регистры 11,10 и 11.14 принимаются соответственно щх(2) и 1 щх(0), в регистр 11.2 принимается 1 щр(4), из регистра 8.3 выдается действительная часть Рер(5) пятого комплексного произведения, сумматор 10.1 выполняет операцию пропуска второго операнда,. на регистрах 11.5 - 11,8 сохраняет-1ся сигнал запрета записи из регистра 11.3 выдается Вер(1) "Рер(3), а из регистра 11,6 выдается 1 щр(0)-1 щр(2), сумматор 10.3 выполняет операцию сложения и в результате на его выходе получаем 1 гпх(1)= 1 гпр(0)-1 щр(2)+ Рер-Рер(3), сумматор 10.4 выполняет операцию вычитания второго операнда из первого и на его выходе полуцаем 1 щх(3) -= =11 щр(0) - 1 щр(2) -йер(1) - Вер(3) иэ регистра 11.13 выдается йех(0).Во второй половине десятого такта в регистры 11.11 и 11.15 принимаются соответственно 1 щх(1) и 1 щх(3), в регистр 11.3 принимается Вер(5), е регистр 12.2 принимается Рех(О), из регистра 3.4 выдается мнимая часть щр(5)пятого комплексного произведения, сумматор 10.1 выполняет операцию пропуска второго операнда, из регистра 11.4 выдается 1 щр(1) - 1 щр(3), из регистра 11,5 выдается Рер(0) - Рер(2), на регистрах 115-11.8 сохраняется сигнал запрета записи, сумматор 10.3 выполняет операцию сложения, на его выходе получаем Рех(3) =1 щр(1) - 1 щр(3 Ц + ,+ Рер(0) - Рер(2),1, сумматор 10.4 выполняет операцию вычитания второ13 . 9990го операнда,иэ первого и на его вы-ходе получаем Рех(1) = 1.1 щр(1)1 щр(3) +1 Рер(0) - Рер(2)3, иэ регистра 114 выдается 1 щх(0).В первой половине одиннадцатоготакта в регистры 11.12 и 11.66 принимаются соответственно Рех(3) иРех(1), в,регистр 11.4 принимается1 щр(5), в регистр 12.1 принимается1 щр(5), в регистр 12,1 принимается О1 вх(0), а в регистр 12, 3 - Рех(0),из регистра 8,5 выдается действительная часть Рер(5) шестого комплексного произведе.ия, иэ регистра 11.1 выдается действительная часть Вер(4), 1 ф.сумматор 10.1 выполняет операцию сложения, сумматор 10.2 выполняет операцию .вычитания второго операнда, срегистров 11.5-11,8 снимается сигнал запрета записи из регистра 11.6 26выдается Рех(1),Во второй половине одиннадцатого.такта в регистры 11.1 и 11.5 принимаются соответственно Рер(4)+ Рер(6)и Рер(4)-йео(6), в регистр 12.2 при- Инимается Вех(1), на регистры 11.911.16 подается сигнал запрета записи,из регистра 12.2 выдается 1 щр(4),изрегистра 8.6 выдается щр(6), сумматор 10,1 выполняет операцию. сложения Ми на его выходе получаем 1 щр(4) ++1 щр(6), сумматор 10.2 выполняет операцию вычитания второго операнда изпервого и на его выходе получаем1 щр(4) - 1 щр(6), из регистра 11.11выдается щх(1).В первой половине двенадцатоготакта в регистры 112 и 11.6 при-нимаются соответственно 1 щр(4) +.+1 щр(6) и 1 щр(4) -, 1 щр(6) в регистр12.1 принимается 1 щх(1) а в ре"гистр 2,3 - Рех(1), иэ регистра 8.7выдается Рер(7), из регистра 11,3выдается йер(5), сумматор 10.1 вы. полняет операцию вычитания второгооперанда, на его выходе получаемРер(5) - Рер(7), сумматор 10.2 выполняет операцию сложения и на еговыходе получаем. Рер(5)+ Рер(7), иэрегистра 11.9 выдается йех(2), нарегистрах 11.9-11.16 сохраняется сигнал запрета записи.Во второй половине двендацатоготакта в регистры 11.3 и 11.7 принимаются соответственно Рер(5) - йер(7)и Рер(5)+ Рер(7), в регистр 12.2 приЯнимается Рех(2), из регистра 8.6 выдается 1 щр(7), сумматор 10.1 выполняет операцию вычитания второго опе 61 14ранда и на выходе получаем 1 щр(5)- 1 щр(7), сумматор 10.2 выполняет операцию сложения и на его. выходе поЛучаем 1 щр(5) + 1 щр(7), из регистра11.10 выдается 1 щх(2),В первой половине тринадцатоготакта в регистры 11.4 и 11,8 принимаются соответственно 1 щр(5) - 1 щр(7)и 1 щр(5)+ 1 щр(7), в регистр 12. 1 принимается 1 щх(2), в регистр 12,3 принимается Рех(2), из регистра 8.1 вы"дается действительная часть Рер(8)восьмого комплексного произведения,сумматор 10.1 выполняет операцию пропуска второго операнда, из регистра11.12 выдается Рех(3), из регистра .11.1 выдается Рер(4)+:Рер(6), из ре-,гистра 11.7 выдается йер(5)+ Рер(7)сумматор 10,3 выполняет операцию вычитания второго операнда, на его выходе получаем йех(б) =1 Рер(4)+ Рер(6- -йер (5)+ Рер(7)1, сумматор 10.4 выполняет операцию сложения и на еговыходе получаем Вех(4) = йер(4)++Рер(6)3 +йер(5)+ йер(7)Д .Во второй половине тринадцатого.такта в регистр 11.1 принимаетсяРер(8), в регистры 11.9 .и 11. 13 принимаются соответственно Рех(б) иРех(4), на регистры 11.5-11.8 по"дается сигнал запрета записи, в регистр 12.2 принимается Рех(3), изрегистра 8.2 выдается мнимая часть1 щр(8) восьмого комплексного произведения, сумматор 10.1 продолжаетвыполнять операцию пропуска. второгооперанда, из регистра 11.2 выдается 1 щр(4) + щр(б), из регистра 11.8выдается 1 щр(5)+ 1 щр(7), сумматор10,3 выполняет операцию вычитаниявторого операнда, на его выходе получаем 1 щх(6) = 1 щр(4)+ 1 щр(6 Ц- 1 1 щр(5) + 1 щр(7 Ц , из регистра 1 1. 5выдается 1 щх(3).В первой половине четырнадцатоготакта Рех(3) принимается в регистр12,3, а в регистр 12. 1 запишется1 щх(3), Таким образом, получают напервом и втором выходах ( выходахД и Е ) устройства четвертый преоб"разованный отсчет, т,е. последнийиз первой базовой операции. Далее работа всего устройства аналогична.Время выполнения преобразованияфурье над массивом М комплексных отсчетов в предлагаемом устройстве составляет 1Т = 4 ЬйН 1 оп 2 Йгде Дй - длительность такта.=ТСл+ Туми 1где Т, Тмн. - время выполнения операций сложения и умножения.Таким образом, производительность ф предлагаемого устройства повышаетсяТ +твОраз, гдей:мн4 ь 1 ф соответствующей группы, выходы второго и третьего блоков элементов И Арифметическое устройство процессора быстрого преобразования Фурье, содержащее три группы по два регист- ф ра сдвига множителя, четыре группы по два регистра множимого, три группы по четыре блока элементов И, три группы по два сумматора первого уровня, четыре группы по два накапливаю- ф щих сумматора, каждый из которых состойт из сумматора и регистра сдвига, причем первый вход сумматора является информационным входом соответствующего накапливающего сумматора, вы- И ход сумматора является выходом накапливающего сумматора и подключен к параллельному входу регистра сдвига в соответствующем накапливающем суммато. ре, параллельный выход регистра сдви- В га подключен к второму входу соответствующего сумматора, а вход управления сдвигом регистра сдвига является управляющим входом соответст-. вующего накапливающего сумматора, па- З раллельные входы первого и второго регистров сдвига множителей, первой, второй и третьей групп подключены со. ответственно к входу действительной и мнимой частей весового коэффициен та устройства, входы первого и второго регистров множимого каждой группы подключены соответственно к входу действительной и мнимой частей отсчета входного сигнала устройства, выход первого регистра множимого первой, второй и третьей групп подключен к информационному входу первого и второго блоков элементов И соответствующей группы, выход второго регистра множимого первой, второй и третьей групп подключен к информационному входу третьего и четвертого блоков элеы ментов И соответствующей группы, последовательный выход первого регистраИ сдвига множителя первой, второй и третьей групп подключен к управляющим входам первого и третьего блоков элементов И соответствующей группы,Формула изобретения последовательный выход второгорегистра сдвига множителя первой, второй и третьей групп подключен к управляющим входам второго и четвертого блоков элементов И соответствующей группы, выходы первого и четвертого блоков элементов И первой, второй, и третьей групп подключены к входам первого сумматора первого уровня первой, второй и третьей групп подключены к входам второго сумматорапервого уровня соответствующей группыо т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит четвертую группы по два регистра сдвига множителя,четвертую группу по четыре блока элементов И, четвертую группу по двасумматора первого уровня, четырегруппы по два регистра первого уровня, четыре группы по два регистра второго уровня, четыре накапливающих блока, каждый из которых состоит из сумматора и блока регистров, причем первый и второй информационный входы сумматора накапливающего блока являютсяинформационными входами соответствующего накапливающего блока, выход сумматора накапливающего блока подключен к информационному входу соответствующего блока регистров, выход которого является выходом соответствующего накапливающего блока, управляющие входы сумматоров и блоков регистров в накапливающих блоках являютсяуправляющими входами соответствующихнакапливающих блоков, три выходныхрегистра, блок микропрограммного уп"равления, причем параллельные входыпервого и второго регистров сдвигамножителей четвертой группы подключены соответственно к входу действительной и мнимой частей весового коэффициента устройства, выход первого регистра множимого четвертой группыподключен к информационному входу первого и второго блоков элементов И четвертой группы, выход второго регистра множимого четвертой группы подключен к информационному входу третьего и четвертого блоков элементов Ичетвертой группы, посведовательныйвыход первого регистра сдвига множителя четвертой группы подключен к управляющим входам первого и третьегоблоков элементов И четвертой группы,последовательный выход второго ре17 999 гистра сдвига множителя четвертой групды подключен к управляющим входам второго и четвертого блоков элементов И четвертой группы, выходы первого и четвертого блоков элемен- % тов. И четвертой группы подключены к входам первого сумматора первого уровня четвертой группы, выходы второго и третьего блоков элементов И четвертой группы подключены к входам второго сумматора первого уровня четвертой группы, выходы сумматоров первого уровня всех групп подключены к входам соответствующих регистров пер. вого уровня, выходы которых подключе ф ны к информационйым входам соответствующих накапливающих сумматоров, выходы накапливающих сумматоров подключены к информационным входам соответствующих регистров второго уровня 26 выходы всех регистров второго уровня подключены к первым информационным входам первого и второго накапливающих блоков, первые информационные входы третьего и четвертого накапли- фф вающих блоков подключены к выходу второго накапливающего блока, вторые информационные входы первого, второго, третьего и четвертого накапливаю 061 18щих блоков подключены к выходу первого накапливающего блока, выходы третьего и четвертого накапливающих блоков подключены к информационным входам первого и второго выходных регистров, выход второго выходного регистра подключен к информационному входу третьего выходного регистра, выходы первого .и третьего выходных регистров являются выходами устройства, выходы блока микропрограммного управления подключены к управляющим входам регистров сдвига множителей, регистров множимого,регистров пер" ваго и второго уровней, накапливаю" щих сумматоров, накапливающих бгоков и выходных регистров. Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР У 467356, кл.С 06 Г 15/332, 19752. Сойй 11 еЬ Рац 1, 1.огепго 1;еопагд,1. д,е. Рага 1 е 1 дайа 5 йевь апд ьег.1 а 1 аг 1 Ьпей 1 с Сог Гоцг 1 ег йгапьГогщ Ргосевь, -"1 ЕЕЕ Тгапвас" 1 опя оп Асанью, 5 реесЬ аМ 51 опа 1 Ргосеьь", 1974, Р 2, р.11.1-17 (прототип).