Устройство для сопряжения процессора с многоблочной памятью

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 04,1080 (21) 3009270/18-24 151) М. Кп.з с присоединением заявки М 6 06 Г 13/06 Государственный комитет СССР о делам изобретений и открытийпециальное конструкторско-техничетехники УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕСС С МНОГОЬЛОЧНОЙ ПАМЯТЬЮ роаль 5 рого подк щих вход информац шифратор 0 которого Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении цифровых систем обработки данных на базе мини(микро-)-ЭВМ.Известно устройство управления памятью со страничной организацией, содержащее регистры адреса страниц, регистры признака страниц, сумматорыи коммутатор 1) .Недостатками устройства являются большой объем оборудования и невысокое быстродействие за счет потерь времени в каждом цикле обращения к памяти на преобразование виртуального адреса в физический.Наиболее близким к предлагаемому о технической сущности является тройство для связи запоминающего арифметического устройств при форте адреса запоминающего устройства, превышающего формат адреса арифметического устройства, содержащее коммутатор, последовательно соединенные дешифратор, шифратор, регистры, выхо- дЫ которых подключены к группе адресных входов запоминающего устройства и к управляющим входам коммутатора 2 . Однако известное устройство не обеспечивает возможность работы од,новременно с разными областями памяти, находящимися в разных ее страницах. без переключения регистра номера массива, что снижает быст действие и ограничивает функцион ные возможности устройства.Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в устройство для сопряжения процессора с многоблочной памятью, содержащее регистр номера массива и блок памяти, входы/выходы которого являются информационными входами/выходами устройства, введены блок дешифраторов, группа канальных приемо-передатчиков, дешифратор адреса, триггер, дешифратор управляющих сигналов,первый и второй входы которых подключены к группе управляющих входов/выходов устройства, а третий вход к выходу триггера, сннхровход котолючен к группе управляюов/выходов устройства, аионный вход - к выходу деа адреса, группа входовсоединена с группой вы 951315ходов группы канальных приемо-передатчиков и группой входов регист-ра номера массива, группа выходонкоторого соединена с группой входов блока дешифраторов и первойгруппой нходов группы канальныхприемо-передатчиков, вторая группавходов которых соединена с группойуправляющих входов/выходов устройства, группа выходов блока дешифраторов соединена с группой упранляющих нходов блока памяти, второй выход дешифратора управляющих сигналов соединен с входом группы канальных приемо-передатчиков.На фиг.1 показана блок-схема устройства на фиг.2 - блок-схема блока управления,Устройство содержит входы/выходы1 блоков памяти, блок 2 управления,регистр 3 номера массива, блок дешифраторов 4, блоки 5 памяти, банкиб памяти, группы выходов 7 регистраномера массива 3, канальные приемопередатчики 8, дешифратор 9 адреса,триггер 10, дешифратор 11 управляющих сигналов.Устройство работает следующимобразом.Каждый из и блоков 5 памяти, содержащий в банков б памяти, имеетмаксимальную емкость, соответствующую формату адресного слова процессора. Каждый из банков б памятиимеет управляющий вход, с помощьюкоторого данному банку либо разрешается, либо запрещается работа смагистралью фОбщая шина. В связис тем, что каждый банк б памятиуправляется автономно, возникаетвозможность подключать определенныйнабор в банков б из и блоков 5 памяти к магистрали Общая шинаф заодин цикл обращения процессора спомощью блока управления 2 и регистра 3 номера массива. В зависимостиот передаваемого в регистр 3 номерамассива кода к магистрали подключается та или иная комбинация вбанков. б из и блоков 5 памяти. Приэтом возможны только такие комбинации банкон б памяти, в которых изи одноименных банков, относящихсяк разньм блокам памяти, подключентолЬко один. После прохождения помагистрали сигнала установки в нульрегистр 3 номера массива устанавли"вается в нулевое состояние, При этомпо первым выходным шинам каждого издешифраторов 4 поступают упранляющие сигналы, которые разрешают работу с магистралью только банкампервого блока памяти. Смена подключенной к магистрали комбинации банков б памяти производится путем изменения кода на выходах регистра 3номера массива. Запись кода в регистр 3 номера массива производится50 55 60 65 раль, При поступлении на вход ДШУС сигнала СИД 2 дешифратор формирует синхрониэирующий импульс записи СИЗп, по которому в регистре 3 номера массива производится запись очередного поступающего кода.1Таким образом, с помощью заявляемого устройства к магистралиОбщая шина процессора можно подключать различные комбинации из в банков памяти . Это снижает частоту обращения к регистру, управляющему памятью (регистр 3 номера массива предлагаемого устройства) и обеспечивает более гибкое использование памяти объема, превышающего 2" слов, за Программно, с помощью отдельной ко-,манды пересылки. При этом, с помощьюдешифраторов 4 к магистрали подключается необходимая комбинация банковб из имеющихся и блоков 5 памяти.5 Контроль подключенной комбинациибанков памяти осуществляется при чтении кода с выходов регистра 3 номера массива через блок 2 управленияв процессор, Максимальная емкость 1 О каждого блока памяти может быть неболее 2) слов, где И - Формат адресного слова процессора. Блок управления 2 предназначен для сопряжения регистра 3 номера массива с магист ралью Общая шина. Выполнениеблока 2 управления определяется типоми структурой магистрали. Поэтомуего конкретная реализация для разныхЭВМ может быть различной.20 В состав блока 2 управления входятканальные приемо-передатчики (КПП),дешифратор адреса (ДША), триггерУстройство выбрано (ТУВ) и дешифратор управляющих сигналов (ДШУС).25 Коды адресов и данные для дешиФрацииадреса в ДША и записи в регистр 3поступают по шинам адреса данных магистрали (ШАДМ) на входы КП. С выходов КПП коды адресов и данные пошинам адреса данных (ШАД) поступаютна входы ДША.и регистра 3 номера массива, Передача из регистра 3 номерамассива установленного в нем кода вШАДМ производится через КПП по шинам данных (ШД). По синхронизирующемуимпульсу адреса (СИА) при совпадениикода адреса, поступающего на входДША, с кодом адреса устройства дляуправления памятью триггер Устройство выбрано устанавливается в 40 1 ф состояние и разрешает работуДШУС, На вход дешифратора 11 управ -ляющих сигналов поступают синхронизирующие импульсы данных магистралиСИД 1 (ввод данных) и СИД 2 (вывод 45 данных), При поступлении на входДШУС сигнала СИД 1 дешифратор Форми -рует сигнал СИМ, по которому производится передача кода управлениярегистра 3 номера массива в магистсчет чего повышается быстродействиепредлагаемого устройства по сравне-нию с прототипом,формула изобретенияУстройство для сопряжения процессора с многоблочной памятью, содержащее регистр номера массива и блоки памяти, входы/выходы которых являются информационными входами/выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок дешифраторов, группа канальных приемо- передатчиков, дешифратор адреса, триггер, дешифратор управляющих сигналов, первый и второй входы которого подключены к группе управляющих входов/выходов устройства, а третий вход - к выходу триггера, синхровход которого подключен к группе управляющих входов/выходов устройства, а информационный вход - к выходу дешифратора адреса, группа входов которого соединена с группойвыходов группы канальных приемо-передатчиков и группой входов регистраномера массива, группа выходов ко 5 торого соединена с группой входовблока дешифраторов и первой группойвходов группы канальных приемопередатчиков, вторая группа входовкоторых. соединена с группой управ 10 ляющих входов/выходов устройства,группа выходов блока дешифраторовсоединена с группой управляющихвходов блока памяти, второй выходдешифратора управляющих сигналов соединен с входом группы канальныхприемо-передатчиков.Источники информации,принятые во внимание при экспертизе1. Каган Б.М., Электронные вычислительные машины и системы.Энергия, 1979, с. 461.2. Авторское свидетельство СССР9 643878, кл. С 06 Г 13/06, 1979951315 ЫиОпи ц кошмы у Составитель ЩербаковРедактор А, Гулько ехред Т.Фанта Коррек Билак н лиал ППП Патент, г. Ужгород, ул. Проектн Заказ 5951/5 б Ти ВНИИПИ Го по дел 113035 Москваж 731 Подпидарственного кбмитета СССизобретений и открытийЖ, Раушская наб д.