Многоканальное устройство для сопряжения модулей процессора

О П И С А Н И И щ 898412ИЗОБРЕТЕНИЯ Союз СоветсинзСоциал истнчесинкреспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(5)М. Кл. 6 06 Р 3/04 Гаеударетаинай квинтет СССР пю делен изобретений н етерытнй) нногокАНАльное устРойстео для сопРяжен МОДУЛЕИ ПРОЦЕССОРА ы стемы Изобретение относится к вычислительной технике и предназначено дляорганизации сопряжения между различными модулями модульного процессора.Модулем может быть устройство микропрограммного управления, оперативная 3вмять, процессор ввода-вывода, специализированное арифметическое устройство и т,д,Известны устройства приоритетногоподключения процессоров к общей ма-. тОГисФрали,содержащие триггеры запроса,триггеры занятости, триггеры передачи, узлы приоритета 1,13 . Недостатком этих устройств я ется низкое быстродействие, обу ловленное тем, цто сигнал опрос последовательно проходит через приоритета каждого устройства,ценного к магистрали, Кроме того у ство,не позволяет организовать св между двумя любыми устройствами с по инициативе любого из устройсНаиболее близким к предлагаемому по сущности техницеского решения является многоканальйое устройство для приоритетного подключения источников информации к общей магистрали, содер жащее в,каждом канале регистр адреса назначения, триггер запроса,.триггер занятости, триггер передачи,. узел приоритета, причем первые входы устройства соединены с первыми входами регистров адреса назначения, вторые входы устройства соединены с первыми входами триггеров запроса, четвертые входы устройства соединены с первыми входами триггеров занятости, а выходы узла приоритета соединены с первыми входами соответствующих триггеров передаци 123 .Недостатками этого устройства являются низкое быстродействие, так каКузел приоритета анализирует приоритеты запросов последовательно, а адрес устройства, вышедшего на связь,выдается по следующему синхросигналупосле синхроси гнала, по которому выдается запрос, а также его ограниченные функциональные возможности, так как оно не позволяет организовать связь между двумя любыми устройствами си стемы.Цель изобретения - увеличение быстродействия и расширение функциональных возможностей за счет организации связи между двумя любыми модулями 10 процессора по инициативе любого модуля.Пост авленная цел ь дости гает ся тем, что в устройство, содержащее блок приоритета, а в каждом канале ре гистр адреса назначения, триггер пе-. редачи, триггер занятости, триггерзапроса, причем первые входы регистров адреса назначения, триггеров запроса, триггеров занятости соответствующих каналов соединены соответственно со входами первой, второй и третьей групп входов устройства, выходы блока приоритета соединены с пер-. выми входами триггеров передачи соответствующих каналов, введены блок Формирования сигналов приема и блок Формирования тактов, а в каждый канал - триггер ответа-ожидания, дешифратор адреса назначения, узел определения возможности связи, элемент задержки и элемент ИЛИ, причем. первые входы триггеров ответа-ожидания каналов соединены с соответствующими входами четвертой группы входов устройства, выход триггера ответа-ожидания35 1-го канала (11,И) соединен с 1-ыми ,входами первой группы входов узлов определения возможности связи всех каналов, выход регистра адреса назначения 1-ого канала соединен с первым40 входом дешифратора адреса назначения того же канала, второй вход которого - соединен с выходом триггера запроса того же канала и с 1-ым входом блока Формирования тактов, первый выход 45 которого соединен со вторыми входами триггеров передачи, регистров. адреса назначения, триггеров запроса, триггеров занятости, триггеров ответа- ожидания, а второй выход - с третьими входами триггеров передачи, вцходы дешифратора адреса назначения 1-ого канала соединены со входами второй группы входов узла определения воз- можности связи того же канала и с 55 1-ой группой входов блока Формирования сигналов приема, выход триггера занятости 1-ого канала соединен с 1-ым входом третьей группы входов-ого узла определения возможностисвязи (1=1,М; )41), выход узла определения возможности связи 1- го канала соединен с -ым входом блока приоритета, выход триггера передачи 1-огоканала соединен с 1-ым входом Н+1-ойгруппы входов блока Формирования сигналов приема, первый и второй входыэлемента ИЛИ 1-го канала соединенысоответственно с выходом триггера передачи. и выходом элемента задержкитого же канала, входом подключенногок выходу триггера передачи того жеканала, выходы блока формирования сигналов приема являются выходами первойгруппы выходов устройства, а выходыэлементов ИЛИ каналов - выходами второй группы выходов устройства,Блок Формирования тактов содержитгенератор тактовых импульсов, выходкоторого соединен с первым входомпервого элемента И, вторым входом подключенного к выходу первого триггераи первому входу второго элемента И, выход которого соединен с первыми входами первого и второго элементов ИЛИ,вторыми входами подключенных черезпервый элемент НЕ к выходу третьегоэлемента ИЛИ, выходы которого являются соответствующими входами блока,второй вход второго элемента И соединен с выходом второго триггера и через второй элемент НЕ с первым входомвторого триггера, выход первого триггера подключен через третий элементНЕ к первь 1 м входам первого триггераи третьего элемента И и непосредственно к первому входу четвертого элемента И, второй и третий входы первоготриггера соединены соответственно свыходом генератора тактовых импульсови выходом первого элемента ИЛИ, выходы первого элемента И и второго элемента ИЛИ подключены соответственноко второму и третьему входам второготриггера, вторые входы третьего ичетвертого элементов И подключены квыходу генератора тактовых импульсов,третьи входы - к выходу второго элемента НЕ, а выходы - соответственно кк первому и второму выходам блока,Кроме того, узел определения возможности связи 1-ого канала с (1=1,Р 4)содержит элемент И, выход которогоявляется вцходом узла, две группыэлементов И, две группы элементов НЕи группу элементов ИЛИ, причем первыевходы. элементов И первой группы соеди5 898нены с 1-ым входом первой группы входов узла, второй вход )-ого элементаИ первой группы (=1,М; Ф) соединенс -ым входом второй группы входовузла и со входом 1-го элемента НЕпервой группы, выходы -ых элементовИ и НЕ первых групп соединены соответственно с первым и вторым входами-ого элемента ИЛИ группы, выход ко"торого подключен к первому входу -огоэлемента И второй группы, вторым входом соединенного с 1-ым входом пер.вой группы входов узла, третьим входом - через соответствующий элементНЕ второй группы с 1-ым входом третьей группы входов узла, а выходом "с )-ым входом элемента ИЛИ.Блок Формирования сигналов приемасодержит группу элементов ИЛИ,. выходы которых являются соответствующимивыходами блока и Й групп элементовИ, причем 1-ый вход К"ого элементаИЛИ группы (1, К 1 ф) соединен с выходом 1-ого эдемента И К"ой группы,первый вход которого подклюцен к1-ому входу К-ой группы входовблока,а второй вход - к К-ому входу И+1-ойгруппы ВХОДОВ блока.На фиг. 1 представлена блок-схемаустройства; на Фиг. 2 - схема блокаФормирования тактов; на фиг. 3 - схема узла определения возможности связи, на фиг, М - схема блока Формирования сигналов приемаф на фиг. 5 -блок-схема модульного процессора, построенного на базе устройства; нафиг. 6 - временная диаграмма работыустройства.Устройство (Фиг. 1) содержит ре;гистры 1 адреса назначения, триггеры 2 запроса, триггеры 3 ответа-ожидания, триггерызанятости, дешифраторы 5 адреса назначения, блок 6 Формирования тактов, узлы 7 определениявозможности связи, блок 8 приоритета,триггеры 9 передачи, блок 10 формирования сигналов приема, элементы задержки 11, элементы ИЛИ 12, шины 1316 входов соответственно первой, второй, четвертой и третьей групп входов и шины 17 и 18 выходов соответственно первой, второй групп выходов,Блок 6 Формирования тактов (Фиг 2предназначен для выработки синхронизирующих сигналов и содержит генератор 19 тактовых импульсов, элементыИЛИ 20-22, элементы И 23-26, элементы НЕ 27-29, триггеры 30 и 31, входы 32,ч 12 6Узел 7 определения возможности связи 1-канала (1=1,И) предназнацен дляопределения возможности удовлетворения запроса модуля выдавшего запросЗ в данный момент времени, и содержит(Фиг. 3) элементы И 33 и 3 первойи второй групп, элементы НЕ 35 и 36первой и второй групп, элементы ИЛИ37 группы, элемент ИЛЙ 38, 1-ый вход10 39 первой группы входов узла, входыч 0 первой группы входов узла, входыМ 1 и 12 второй и третьей групп входов узла, выход 43 узла.Блок 1 О Формирования сигналов при.и ема предназначен для выработки сиг"малов приема и выдачи их в модуль,который принимает информацию. Блок10 содержит (Фиг. Ь) элементы И Апервой, второй, , И-ой групп, эае-3 е менты или М 5 группы, входы М 6 соот"ветствующих групп входов блока и входы 17 8+1-ой группы входов .блока.Иодульный процессор (фиг. 5) содержит входы-выходы М 8, модули 9,И подключенные к устройству 50, и шины51 для обмека информацией между модулями,Устройство работает следующим образом.ув При Отсутствии запросов от модулей М 9 блок 6 вырабатывает синхросигналы СИ (Фиг. 6). Иодуль 19, желающий передать информацию (модуль-передатчик)выставляет на соответствующей шине 1 ч запрос, а на шине 13 адрес модуля 19,в который должна бытьпередана информация (модуля-приемника),Информация, передаваемая между модулями 19, может быть трех типов: ин 46 Формация,на которую модуль"приемникдолжен выдать ответ команда в специализированное арифметическое устройство, адрес данных при выполнениикоманды "Чтение" ), После окончанияцикла передачи модуль-передатчик воз"буждают соответствующую шину 15 ответа-ожидания, единичное состояниекоторой при отсутствии сигнала на шине 1 запроса означает, цто соответствующий модуль ч 9 находится в соо стоянии "Ожидание" Этот модулЬ сцитается занятым для всех модулей, кро) ме того, от которого не ожидает ответ,информация, являющаяся ответом напредыдущую команду какого-либо модуля (результат операции из специа"яиэированного арифметического устрой,мства, данные иэ Оперативнои памяти,),При желании передать такую информа 89812 8цию модуль-передатчик одновременнос шиной 1 ч запроса. возбуждают шину15 ответа-ожидания, единичное состояние которой при наличии на шине 11означает, что передаваемая информация является ответной, информация,не являющаяся ответом на предыдущуюкоманду и не требующая ответа (адресданных оперативной памяти и данныепри выполнении команды "Запись" ).Каждый из модулей 49 может находиться в одном из следующих состояний:"Занят". Это означает, что модульзанят обработкой какой-либо информации и принять информацию от другогомодуля не может. При этом он возбуждает соответствующую шину 16 занятости,"Ожидает". Зто означает, что модуль передавал какую-либо информациюдля обработки другому модулю и ожидает от него ответ, этот модуль свободен только для приема ответной информации. Для всех остальных модулей он считается занятым и связь сним не может быть установлена. Вэтом состоянии модуль возбуждает соответствующую шину .15. Иодуль, желающий выдать информацию в ответ на инФормацию от другого модуля, возбуждает вместе с шиной 11 шину 19, Одновременное наличие единичного сигналана шинах 14 и 15 является признакомтого, что передаваемая информацияявляется ответной."Свободен", Зто означает, что мо"дуль свободен и может принять информацию от любого другого модуля.По синхросигналу СИ 4 запросы отвсех модулей 49 Фиксируются на триггерах 2. Одновременно в соответствующих регистрах 1 Фиксируются адресаназначения По этому синхросигналуСИ устанавливаются триггеры 1 занятых модулей и триггера 3 модулей, которые находятся в состоянии ожиданияили хотят передать ответную информацию, По установленному триггеру 2 дешифратор 5 дешифрирует содержимоесоответствующего регистра 1, определяя в какой из модулей хочет передатьинформацию модуль-передатчик.Сигналы с выходов дешифраторов 5поступают в узел 7 и в блок 10. Вкаждый из узлов 7 поступают сигналысо всех триггеров 3 и со всех триггеров 1 чужих каналов. Анализируя состояние триггеров ч и триггеров 3 узла7, определяют возможность связи и при наличии такой возможности возбуждают выходы 13, Сигналы с выходов 13 поступают на входы блока 8 приоритета, который определяет наиболее приоритетный из них.При наличии хотя бы одного установленного триггера 2 блок б вырабатывает синхросигнал СИ. По синхросигналу СИ, поступающему на С-вход триггеров 5 9, устанавливается триггер 9, соответствующий наиболее приоритетномузапросу. Сигнал с триггера 9 поступает на вход элемента ИЛИ 12 и на вход элемента задержки 11, которые служат для удлинения сигнала передачи.Сигнал передачи с выхода элементаИЛИ 12 по шине 18 поступает в соответствующий модуль 18, разрешая выдачусодержимого выходного регистра этого го ливаются соответствующие триггеры 2 и работа устройства продолжается описанным способом.Блок б работает следующим образом.При отсутствии сигналов на входах 5 О 32 блока (сброшены все триггеры 2 запросов) триггеры 30 и 31 сброшены и 55 элемент И 25 повторяет сигналы с выхода генератора 19. Выход элементаИ 25 является первым выходом блока. модуля на шины 51. Одновременно сигналпередачи сбрасывает в этом модуле запрос и, если был установлен, ответ.Сигнал с выхода триггера 9 поступает также в блок 10, который вырабатывает сигнал приема информациии по соответствующей шине 17 передает его в модуль, который должен принять информацию. По этому сигналу 30модуль-приемник снимает с шин 51 необходимую информацию.Синхросигнал СИ заведен на входы сброса триггеров 9. По следующему синхросигналу СИ 4 сбрасываетсятриггер 9 и снимаются сигналы передачи и приема на выходах 18 и 17, Сигнал передачи задерживается относительно сигнала приема для того, чтобы данные, принимаемые модулем-. прием.ником, были заведомо верными. По это 4 о му синхросигналу СН 4 сбрасываетсятриггер 2 и, если был установлен,триггер 3 того модуля, который передавал данные в предыдущем цикле. Одновременно устанавливаются или сбрасываются триггеры 3 и триггеры 4 техмодулей, которые изменили свое состояние. При наличии запросов от другихмодулей по синхросигналу СИ 4 устанав89841 2 Узел 7 определения возможности свя.зи работает следующим образом.45По входам 40 поступают сигналы издеаифратора 5 адреса назначения. Павходам 41 поступают сигналы с триггеров 3 ответа-ожидания всех каналов,кроме собственного. По входам 42 поступают сигналы с триггеров 4 заня- .56тости чужих каналов. По входу 39 поступает сигнал с триггера 3 ответа" ожидания собст венного канала. 8 каждый момент времени в каждом узле возбужден только один из входоь 40. Но- . 55 мер этой шины соответствует адресу модуля, в который хочет передать информацию модуль-передатчик. НеобходимыС этого выхода выдаются синхросигналы СИ 1. Предположим, в момент времени й, (Фиг. б) на один из входов 14устройства поступил запрос. По синхросигналу СИ установлен соответствующий триггер 2 запроса и появится,сигнал на одном из входов 32. По этомусигналу через элемент НЕ 27 и черезэлементы ИЛИ 20 и 21 запрещаетсясброс соответственно первого 30 и овторого 31 триггеров, По очередномутактовому импульсу Т устанавливаетсятриггер 30. По снятию тактового импульса Т единичный уровень появляется на выходе триггера 30, запрещал,.через элемент НЕ 29 выработку синхросигнала СИ элементом И 25 и разрешаявыработку синхросигнала СИ элементом И 34 по следующему тактовому импульсу Т . По тактовому импульсу Тсбрасывается также триггер 30 и устанавливается триггер 31. По снятию так.тового импульса Т на выходах триггеров 30 и 31 появляется соответственно нулевой и единичный уровни. По тактовому импульсу Т триггер 36 устанавливаетсл снова. По снятию тактовогоимпульса Т единичный уровень появля"ется на выходе триггера 30,разрешая через элемент И 24 выработку сигнала сброса, который поступает через элементы ИЛИ20 и 2 1 на входы сброса триггеров 30и 31 и сбрасывает их. По следующемутактовому импульсу Т элемент И 25вырабатывает очередной синхросигналСИ , по которому сбрасывается триггер 2 запроса того модуля, запроскоторого удовлетворялся, Если других запросов нет, то блок снова вырабатывает только синхросигналы СИ.При появлении очередного запроса работа блока продолжается описаннымспособом. ми условиями возможности связи являются: отсутствие единичного сигналана входе 42 занятости, соот ветст вующего возбужденному входу 40; отсутствие единичного сигнала на входе41 ответа-ожидания, соответствующеговозбужденному входу 40, или наличиеединичного сигнала на этом входе иодновременное наличие единичного сигнала на входе 39.При отсутствии-единичного сигналана входе 42 через соответствующий элемент НЕ 36 устанавливается единичныйуровень на третьем входе элемента И34. При отсутствии единичного сигналана соответствующем входе 41 через соответствующий элемент НЕ 35 или при.наличии единичного сигнала на этомвходе и при наличии единичного сиг-.нала на входе 39 через элемент И 33и элемент ИЛИ 37 на вход элемента И34 поступает единичный сигнал, Приналичии единичных сигналов на первоми третьем входах соответствующего элемента И. 34 и при наличии единичногосигнала на втором входе этого элемента, поступающего с соответствующеговхода 40, единичный сигнал с выходаэлемента И 34 через элемент ИЛИ 38 поступает на выход 43 узла, определяятем самым возможность связи,Блок 10 формирования сигналов приема работает следующим образом.По входам 46 на первые входы элементов И 44 поступают сигналы с выходов дешифратора 5 адреса назначения, номер которого соответствуетномеру группы. По входам 47 на вторые входы элементов И 44 поступаетсигналсигнал с выхода триггера 9 передачи, номер которого соответствуетномеру группы. В каждый момент времени.возбужден не более,чем один вход47, номер которого соответствует номеру установленного триггера 9 переда.чи. Номер установленного триггера 9является .номером модулл, который передает информацию в этом цикле связи.В группе элементов И, соответствующейустановленному триггеру 9 передачи,возбужден первый вход только у одного из элементов И. Номер этого элемента И соответствует номеру модуля,в который передана информация. Такимобразом, из всех элементов И 44 в каж:дый момент времени возбужден выходне более, чем у одного. Единичный сигнал с этого элемента И через соотвЬт"ствующий элемент ИЛИ 45 формирует сиг 898412 12нал приема, номер которого соответствует номеру модуля, в который передается информация,Таким образом, устройство позволяет достаточно простым образом и снебольшими затратами оборудования организовывать процессорный набор, содержащий модули, выполняющие разлицные Функции. Модульный процессор, построенный на базе этого устройства.,отличается принципиальной простотойи возможностью наращивания. На основе предлагаемого устройства можносоздавать как дешевые модульные процессоры с небольшой производительностью (процессоры, имеющие минимальный набор модулей ), так и высокопроизводительные модульные процессоры,имеющие в своем составе достаточнобольшое число высокоэффективных. вычислительных модулей, причем алгоритмасвязи в устройстве позволяет значительно повысить быстродействие самого устройства, процессора в целомза счет сокращения времени занятости шин связи служебной. информацией,Кроме того, устройство обеспечиваетмодулям процессора дополнительные возможности,позволяя им взаимный попарный обмен по инициативе любого из них.ЗО 15 Формула изобретения Многоканальное устройство для сопряжения модулей процессора, содержащее блок приоритета, а в каждом канале регистр адреса назнацения, триггер передаци, триггер занятости, триггер запроса, причем первые.входы регистров адреса назначения, триггеров запроса, триггеров занятости соответствующих каналов соединены соответственно со входами первой, второй и третьей групп входов устройства, выходы блока приоритета соединены с первыми входами триггеров передачи ф 5 соответствующих каналов, о т л и ч а ю щ е е с я тем, чта, с целью повышения быстродействия устройства, в него введены блок Формирования сигналов приема и блок формирования так товы, а в каждый канал - триггер ответа-ожидания, дешифратор адреса наз" начения, узел определения вазможности связи, элемент задержки и элемент ИЛИ, причем первые входы триггеров 55 ответа-ожидания каналов соединены с соответствующими входами четвертой группы входов устройства, выход триггера ответа-ожидания 1-ого канала (1=1,И ) соединен с 1-ыми входами первой группы входов узлов определения возможности связи всех каналов, выход регистра адреса назнацения 1-ого канала соединен с первым входом дешифратора адреса назначения того же канала, второй вход которого соединен с выходом триггера запроса того же канала и с 1-ым входом блока формирования тактов, первый выход которого соединен со вторыми входами триггеров передачи, регистров адреса назначения, триггеров занятости, триггеров ответа-ожидания, а второй выход .- с третьими входами триггеров передачи, выходы дешифратора адреса назначения 1-ого канала соединены со входами второй группы входов узла определения возможности связи того же канала и с 1-ой группой входов блока формирования сигналов приема, выход триггера занятости 1-ого канала соединен с 1-ым входом третьей группы входов -ого узла определения возможности связи (1=1 М; цЧ ), выход узла определения возможности связи 1-ого канала соединен с 1-ым входом блока приоритета, выход триггера передачи 1-ого канала соединен с 1-ым входом 8+1-ой группы входов блока Формирования сигналов приема,.первый и второй входы элемента ИЛИ 1-ого канала соединены соответственно с вь 1 ходом триггера передачи и выходов элемента задержки того же канала, входов подклюценного к выходу триггера передачи того же канала, выходы блока Формирования сигналов приема являются выкодами первой группы выходов устройства, а выходы элементов ИЛИ каналов - выходами второй группы выходов устройства.2. Устройство по и. 1, о т л иц а ю щ е е с я тем, цта блок формирования тактов содержит генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, вторым входом подключенного к выходу первого триггера и первому входу второго элемента И, выход кото. рого соединен с первыми входами первого и второго элементов ИЛИ, вторыми входами подклюценных через первый элемент НБ к выходу третьего элемента ИЛИ, выходы которого являются соответствующими входами блока, второй вход второго элемента И соединен с выодам второго три ггера и церез второй элемент НЕ с первым входом второ89841го триггера, выход первого триггера подключен через третий элемент НЕ к первым входам первого триггера итретьего элемента И и непосредственно к первому входу четвертого элемента И, второй и третий входы первого триггера соединены соответственно с выходом генератора тактовых импульсов и выходом первого элемента ИЛИ, выходы первого элемента И и второго элемента ИЛИ подключены соответственно ко второму и третьему входам второго триггера, вторые входы третьего и четвертого элементов И подключены к выходу генератора тактовых импульсов,15 третьи входы - к выходу второго элемента НЕ, а выходы - соответственно к первому и второму выходам блока.Устройство по п. 1, о т л ич а ю щ е е с я тем, что узел определения возможности связи 1-ого.канала (1=1,М ) содержит элемент ИЛИ, выход которого является выходом узла, две группы элементов И, две группы элементов НЕ и группу элементов ИЛИ, причем первые входы элементов И пер" вой группы соединены с 1-ым входом первой группы входов узла, второй вход 1-ого элемента И первой группы Ц Г,М; 3 чй ) соединен с 1-ым входом второй группы входов узла и со входом -ого элемента НЕ первой группы,2 14выходы 1-ых элементов И и НЕ первыхгрупп соединены соот вет ст венно. спервым и вторым входами 1-ого элемента ИЛИ группы, выход кОторого подклю"чен к первому входу 1-ого элементаМ второй группы, вторым входом соединенного с -.ым входом первой группывходов узла, третьим входом - черезсоответствующий элемент НЕ второйгруппы с 1-ым входом третьей группывходов узла, а выходом - с 1-ым вхо"дом элемента ИЛИ,Устройство по п. 1,.о т л ич а ю щ е е с я тем, что блок формирования сигналов приема содержитгруппу элементов ИЛИ, выходы которых являются соответствующими выхода-ми блока и М групп элементов И, причем 1-ый вход К-ого элемента ИЛИгруппы (1, К=1,М) соединен с выходом1-ого элемента И К-ой группы, первыйвход которого подключен к 1-ому вхо"ду К-ой группы входов блока, а второй вход - к К-ому входу М+1 ой групф,пы входов блока.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРйф 317064, кл, С 06 Г 9/18 в 1972.2. Патент ОЙ У 3800287 Н,кл. 340"1725 опублик. 1974 (прототип ).