Устройство для вывода данных из процессора

ОП ИСАНИ Е ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 11 11 526880 Союз Советских Социалистических Республик61) Дополнительное к авт. свид-ву 22) Заявлено 06,01,75 (21) 209425324с присоединением заявки23) Приоритетпубликовано 30.08,76. Бюллетень3ата опубликования описания 15,09.76 51) М. Кл.з б 06 Г ударственный комитет ета Министров СССР 53) УДК 681.327(088.8) евам изобретенн открытий Авторы изоорстсннт С. Г. Андросенко, Л. Б. Бар(7) Заявитсл на Ленина институт кибернетики АН Украинской ССР 4) УСТРОЙСТВО ДЛЯ ВЫВОДА ДАННЫХ ИЗ ЕСС 2 расшифровкой сообщений, поступающих в устройство от центрального процессора, а та 1 кже сформированием сообщений для передачи вцентральный процессор.Однако в таких устронствах существует жесткая привязка программы вывода к сигналам, вырабатываемым формирователем времени, т. е, осуществляется отработка программывывода независимо от наличия передаваемых0 данны.;", в режиме осуществления вывода вканалы связи на различных скоростях к процессору и к оперативной памяти предъявляются требования высокого быстродействия,что определяется последовательным циклом5 обслуживания каналов вывода,Из известных устройств наиболее близкимпо технической сущности к изобретению является устройство 3, содержащее блоки сопряжения, управления, согласования парамет 0 ров, шифратор адреса, регистр обмена, генератор тактовой частоты, коммутатор каналов,блок анализа управляющих слов. Выход шифратора адреса подключен к первым входампроцессора н коммутатора каналов, выходы5 процессора - соответственно к первым входам блока управления и регистра обмена, выход последнего - к вторым входам коммутатора каналов и процессора н входу блока анализа управляющих слов, выходом связанного0 с вторым входом блока управления, Третий бретение относится к вычислительно технике.Известно устройство 1, используемое для сопряжения центрального процессора с каналами связи, которые имеют различные скорости передачи данных и различные форменты сообщений. Каналы связи подключаются через согласующие блоки, адрес которых задается блоком опроса, синхронизируемого счетчиками времени. С помощью согласующих блоков осуществляется последовательно-параллельное преобразование кодов при вводе данных и параллельно-последовательного преобразования кодов при выводе данных, формирование сигналов состояния каналов и идентификации данных.Известно также устройство, взаимодействующее в реальном масштабе времени с центральным процессором, удаленным от него на значительное расстояние 2. Это устройство содержит блок обработки данных, включающий память, узел выполнения арифметических операций и узел микропрограммного управления, блок управления обменом, имеющий память, узел выполнения логических операций, узел микропрограммного управления, коммутатор каналов связи, буферную память для временного хранения передаваемой информации и блок синхронизации. Блок управления обменом выполняет все функции, связанные с н, М. В. Динович, А. А. Кобозев, ин, А. А. Морозов, Л. С. Кобозе Сердюквход блока управления подсоединен к выходу генератора тактовой частоты, выход блока управления - к третьему входу процессора, к управляющим входам регистра обмена, блока анализа управляющих слов и коммутатора каналов, выход этого коммутатора - к входам блоков сопряжения, связанных с блоком согласования параметров, входы и выходы которого соединены соответственно с входами и выходами устройства. Это устройство имеет такие же недостатки, что и рассмотренные устройства (1, 2.Цель изобретения - повышение производительности работы устройства.Это достигается тем, что в устройство введены блок выбора канала передачи и блок задания режима вывода, ьходы которого подключены соответственно к выходам блока управления и коммутатора каналов, выход - к четвертому входу блока управления и первому входу блока выбора канала передачи, второй и третий входы которого соединены соответственно с выходами коммутатора каналов и блока управления, выход - с входом шифратора адреса.Такое выполнение устройства позволяет автоматически, без участия программы вывода процессора, проводить побитную выдачу в каналы связи, осуществляющие передачу на различных скоростях, что естественно приводит к оптимизации обмена с оперативной памятью процессора (уменьшение времени обмена).Схема устройства представлена на чертеже.В ее состав входят: блок 1 согласования параметров, преобразующий в режиме вывода уровни сигналов элементов, на которых выполняется устройство, в уровни сигналов передачи по каналам связи; блоки 2 сопряжения, осуществляющие выработку сигналов управления аппаратурой передачи данных; шифратор 3, обеспечивающий кодирование адресов управляющих слов и номера канала вывода; регистр 4, через который происходит информационный обмен с процессором; блок 5 управления для тактировки и синхронизации всех узлов устройства; генератор 6, задающий тактовую частоту устройства; блок 7 выбора канала передачи; коммутатор 8 для переключения каналов передачи; блок 9 анализа управляющих слов, задающий режимы передачи по каналу (передача служебной информации, информационный обмен); блок 10 задания режима вывода, инициирующий режим вывода в каналы связи; процессор 11, осуществляющий прием, обработку и передачи информации, поступающей по каналам связи.Сообщения, поступающие по каналам связи на различных скоростях со множества терминальных пультов в процессор сбора, обработки и передачи данных, обрабатываются нрограммами процессора. В случае, если процессор осуществляет вывод в канал, программы вывода формируют в оперативной памяти процессора канальный массив вывода. 5 10 15 20 25 30 35 40 45 50 г - 60 65 Каждому такому каналу соответствуют в фиксированной области оперативной памяти процессора управляющие слова вывода канала, в которые программы вывода заносят начальный и конечный адреса массива вывода, кроме того, предусматривается поле для текущего адреса выдачи, а также отведены информационное поле, в которое в соответствии с текущим адресом заносятся очередные байты выводимой информации, поле количества переданных байт, поле служебных признаков; начало передачи, конец передачи, поле кода константы скорости передачи по каналу.В другой фиксированной области памяти выделяются определенные участки (групповые ячейки вывода), число которых равно количеству возможных градаций скоростей обмена по каналу. В эти ячейки оперативной памяти одновременно с формированием канального массива вывода заносятся коды 1 в те разряды, которые соответствуют порядковому номеру канала выдачи. В эти же моменты времени программы вывода в соответствии с кодами констант скоростей передачи по данным каналам, которые записаны в управляющих словах вывода каналов, заносят в блок 10 задания режима вывода коды выдачи (код 1) на данной скорости в канал. По этим признакам, поступающим по выходным шинам блока 10 задания режима вывода в блок 5 управления, последнее формирует по тактовой частоте генератора б тактовой частоты синхроимпульсы, соответствующие частотами передачи в канал. При приходе очередного синхроимпульса блок 7 выбора канала передачи в соответствии с кодами выдачи, записанными в блоке 10 задания режима вывода, выбирает группу каналов, осуществляющих передачу на максимальной частоте и на своих выходных шинах задает номер этой группы скорости.Шифратор 3 адреса в соответствии с данным номером группы скорости задает на своих выходных шинах код адреса групповых ячеек, соответствующих данной градации скорости. По сигналу, вырабатываемому устройством уравления, цроцессор осуществляет чтение групповой ячейки по данному адресу из оперативной памяти, содержимое которой поступает на регистр 4 обмена. Информация с регистра 4 обмена через коммутатор 8 каналов поступает на блок 7 выбора канала передачи.Блок 7 выбора канала передачи обеспечивается поиск первой значащей 1 и на своих выходных шинах задает номер выбранного канала, что в соответствии с выбранной градацией скорости позволяет шифратору 3 адреса задать код управляющего слова данного канала, которое по сигналу блока 5 управления читается из оперативной памяти процессора и поступает на регистр 4 обмена и анализируегся блоком 9 анализа управляющих слов.При этом из разрядов регистра 4 обмена соответствующих информационному полю, коммутатор 8 каналов в соответствии с кодом па выходных шинах шифратора 3 адреса вы 526880бирает очередной бит информации, передаваемой по данному каналу и записывает его в триггер вывода блока 2 сопряжения соответствуюгцего канала. После этого управляющее слово модифицируется и записывается по этому же адресу в область управляющих слов канала оперативной памяти процессора, Затем устройство, аналогично описанному, переходит на отработку вывода бита информации по следующему каналу, осуществляюшему вывод.Следующий цикл вывода в каналы связи происходит по очередному синхроимпульсу, выработанному блоком 5 управления. Когда заканчивается выдача заданного канального массива (равенство кодов текущего адреса выдачи и конечного адреса массива, заданных в управляющих словах вывода канала), код выдачи в соответствующей групповой ячейке и в блоке 10 задания режимов вывода гасится. Формула изобретенияУстройство для вывода данных из процессора, содержагцсе блоки сопрюксння, управления, согласования параметров, шифратор адреса, регистр обмена, генератор тактовой частоты. коммутатор каналов, блок анализа уг- равляюгцих слов, причем выход шифратора адреса подключен к первым входам процессора и коммутатора каналов, выходы процессора подключены соответственно к первым входам блока управления и регистра обмена, выход которого подключен к вторым входам коммутатора каналов и процессора и входу блока анализа управляюгцпх слов, выход которого подключен к второму входу блока управления, третий вход которого подключен к выходу генератора тактовой частоты, выход блока 5 управления подклгочсгг к третьему входу процессора, к управляющим входам регистра обмена, блока анализа управляющих слов н коммутатора каналов, выход которого подключен к входам блоков сопряжения, соедн пенных с блоком согласовагпгя параметров, входы и выходы которого соединсны соответственно с входами и выходамп устройства, отл ич а ю гц е е с я тем, что, с целью повышения производительности работы, в него введены 15 блок выбора канала передачи и блок заданиярежима вывода, входы которого подключены соответственно к выходам блока управления и коммутатора каналов, Выход подглгочен и четвертому входу блока управления и перво му входу блока выбора канала передачи, второй и третий входы которого подключены соответственно к выходам комхгтатора каналов и блока управления, выход соединен с входом шифратора адреса,25 Источники информации, принятые во внимание при экспертизе:1, Патент СШЛ,3587058, кл. 340 в 1. 5, ЗО Ч Кл гг 061 3/00 19712. Патент СШЛ,3564509 кл. 340 в 1. 5,М. Кл. Сг 061 15/16 1971.3. Патент США кл, 340 в 1. 5, М 3311889,1967.526880 С оста в и тел ь А. Жереновактор И. Грузова Техред 3, Тараненко Корректор Е. Хмел аказ 2070/15ЦНИ ПодписноСССР пография, пр. Сапунова Изд. Л 1641 И Государственного по делам изоб 113035, Москва, )К