Устройство для формирования адресов процессора быстрого преобразования фурье

О П И С А Н И Е (и 999062ИЗОБРЕТЕНИЯ Сеюз СееетсимкСоцмаяметичесиикРеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(088.8) Опубликовано 23,02.83, Ьктллетень ЗЧЬ 7 вф делам кэфвретвккй и фткрытмйДата опубликования описания 25,02,83(72) Авторы изобретения А.И, йемаров .и А.Е. Леусенко Минский радиотехнический институт(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ ПРОЦЕССОРА; БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ2 о ва 11 1Изобретение относится к области вычислительной техники и может быть использовано при построении устройств, использующих в своей работе алгоритм быстрого. преобразования Фурье .(БПФ): спектроанализаторах, генераторах широкополосного случайного процесса, эхо- и гидролокаторах, синтезаторах речевых сигналов и т.д. Известно устройство формирования адресов, реализующее алгоритм БПФ, содержащее узел реконфигурации счетчика, выход которого соединен с уп" равляющим входом счетчика, блок выдачи адресов, первый информационный вход которого соединен с выходом счетчика, а выход - с выходом устройства, причем вход узла реконфигурации счетчика, первый и второй счетные входы счетчика и первый управляющий вход блока выдачи адресов соединены соответственно с первым, вто- . рым, третьим и четвертым выходами блока, регистр и группу элементовИЛИ, выход регистра и группы элементов ИЛИ соединены соответственнос пятым, шестым, седьмым и первымвходами устройства.На второй, третий, четвертый, пятый, шестой, седьмой входы устройства подаются управляющие сигналы,которые вырабатываются блоком управ" толения устройства. На первый вход устройства поступает. информация о номере слоя алгоритма БПФ, в котором в. данный момент времени функционируетустройство.Для формирования этой информации устройство должно содержатьвторой счетчик и дешифратор, причем выход второго счетчика соединен с входом.дешифратора., выход которогосоединен с первым входом устройстНедостатками этого блока являются сложность его построения и невозможность реализации перекрытия цик 3 9990лов обращения к памяти и циклов выполнения операций алгоритма БПФ варифметическом устройстве, котороепредполагает в течение времени обработки текущей пары операндов и, запись в память обработанноЖ пары операндов й и извлечение из памятипары операндов И+1, которая будетобработана в следующем цикле.Наиболее близким к изобретению 1 апо технической сущности являетсяустройство для формирования адресовпроцессора быстрого преобразования Фурье, содержащее первый и второйсчетчики, дешифратор, регистр и блок управления, первый, второй и третийвыходы которого соединены соответственно с суммирующим, вычитающим и тактовым входами первого реверсивного счетчика, выход переноса и выход заема которого соединены соответственно с суммирующим и вычитающим входами второго реверсивного счетчика, выходы которого соединены с входами дешифратора, выход старшего раз 25 ряда которого подключен к первому входу блокауправления, второй вход которого является тактовым входом устройства, а четвертый выход блока управления соединен с тактовым входом регистра, выходы которого являют 30 ся выходами .устройства, а также И узлов блокировки, каждый из которых содержит элемент ИЛИ-НЕ, элемент ИНЕ и два сумматора по модуле два, прйцем выход элемента ИЛИ-НЕ подклю чен . к первому входу:первого сумматора по модулю два, выход которого соединен с первым входом второго сумматора по модулю два, второй вход первого сумматора по модулю два сое динен с выходом элемента И-НЕ, первый вход которого объединен с первым ,входом элемента ИЛИ-НЕ, при этом второй вход элемента ИЛИ-НЕ 1-го (1=1, Ч) узла блокировки соединен 45 с 1-м (1=1, Щ информационным выходом первого реверсивного счетчика, второй вход элемента И-НЕ 1-го (1=1, М) узла блокировки соединен с пятым выходом блока управления, 5 о второй вход второго сумматора по модулю два 1-го 1=1,. И) узла блокировки соединен с шестым выходом блока управления, а выход второго сумматора по модулю два 1-го 1=1, Щ узла 55 блокировки соединен с 1-ым 1=1, И) информационным входом регистра и 1-м (1=1, Щ информационным входом 62 4первого реверсивного счетчика, причем 1-й выход 1=0, Я) дешифратора подключен к первому входу элемента ИЛИ-НЕ 1+1-го 1=0, И) узла блокировки 2).Недостатками известного устройства являются невысокое быстродействие, сложность блока управления, а также большое количество управляющих сигналов, вырабатывающихся блоком управления, что нежелательно при применении устройства управления микропрограммного типа.Цель изобретения - повышение быстродействия устройства.Эта цель достигается тем, что устройство для формирования адресов процессора быстрого преобразования Фурье, содержащее первый и второй счетчики, регистр и блок управления, первый и второй выходы которого соединены соответственно с входом суммирования и входом вычитания первого счетчика, выход переноса и выход заема которого соединены соответственно с входом суммирования и входом вычитания второго счетчика, третий выход блока управления соединен с тактовым входом регистра, выходы которого является выходами устройства, содержит М мультиплексоров, группу элементов И и элемент И-НЕ, причем выходы второго счетчика соединены с соответствующими входами элемента И-НЕ и первыми входами соответствующих элементов И группы, вторые входы которых объединены и соединены с четвертым выходом блока управления, первый вход которого является тактовым входом устройства, второй вход блока управления соединен с выходом элемента И-НЕ, выходы элементов И группы соединены с управляющими входами соответствующих мультиплексоров, причем информационные входы у-го 1=1, М) мультиплексора Х 1 11=0, )-1) соединены между собой и подключены к 1-му Ц=1, Н) разрядному выходу первого счетчика, информационный вход 1-го (=0, 8-1) мультиплексора Х 1=) соединен с выходом младшего разряда первого счетчика информационные входы,1-го (=О, Й 2) мультиплексора Х (1 д/+Т, М) соединены между собой и с +1.м Ц=О, Н) разрядным выходом первого счетчика,информационный вход-го Ц=О, й) мультиплексора Х(=М) соединен с инверсным разрядным выхо7, 9990В первом, второй и третьем тактахна втором выходе блока 1 управлениявырабатываются сигналы, по положительному перепаду которых из первого счетчика 2 производится вычитание трех единиц, чем адрщ:уется первый операнд и-:й пары операндов,Кроме того, в третьем такте на третьем выходе блока управления вырабатывается сигнал, по отрицательно му перепаду которого в регистр 6 заносится адрес первого операнда иейпары. В четвертом и пятом тактах управляющие сигналы не вырабатывают.- сяВ шестом такте на первом выходе 13 блока 1 управления вырабатывается сигнал, по. положительному перепаду которого в первый счетчик 2 добавля ется единица, чем производится адресация второго операнда и-й пары. 26 Кроме того, в шестом такте на тре тьем выходе блока управления вырабатывается сигнал, по отрицательному перепаду которого в регистр 6 зано- сится адрес второго операнда и-й М пары. В седьмом, восьмом и девятом тактах йа первом .выходе блока. 1 управления вырабатываются сигналы, по положительному перепаду которыхв первый счетчик 2 добавляются три единицы, чем адресуется первый операнд и+1-й пары операндов, Кроме того, в девятом такте на третьем выходе блока 1 управления вырабатывает. ся сигнал, по отрицательному перепау которого в регистр 6 заносится.ЭЗ адрес первого операнда и+1-й пары.В десятом и одиннадцатом тактах управляющие сигналы не вырабатываются. В двенадцатом такте на первом выхо 46 де блока 1 управления вырабатывается сигнал, по положительному перепаду которого в первый счетчик 2 добавляется единица, чем адресуется второй операнд и+1-й пары. Кроме4 того, на третьем выходе в двенадцатом такте блока 1 управления вырабатывается сигнал, по отрицательному перепаду которого в регистр 6 заносится адрес второго операндаи+1-й пары.Цикл повторяется снова и снова, пока не будут обработаны все пары операндов по всем слоям алгоритма БПФ, после чего устройство начинаетвырабатывать адреса специального слоя безизбыточного алгоритма БПФ. При этом второТ счетчик 3 устанавливается в,состояние" 3 .которое де 62 8 шифрируется элементом И-НЕ 7, на выходе которого, соединенном с вторымвходом блока 1 управления, появляется уровень логического нуля и этимразрешается появление уровня логического нуля на четвертом выходеблока 1 управления. С помощью мультиплексоров 5 на входах регистра 6появляется инФормация с разрядныхвыходов первого счетчика 2 в следующем "порядке,Если на четвертом выходе блока1 управления пристуствует уровеньлогической единицы та2 й 1Если на четвертом выходе блока 1управления присутствует уровень логического нуля, то2 о, 1, 2,к 2 д-"1, 2, 214й4Ут,е. прямой или инверсный код первого счетчика 2.Пусть в данном цикле необходимообработать и-ую пару операндов специального слоя Гадреса 1 п"и 2 -п) .Во время обработки и-й пары операндов должны быть адресованы и-япара операндов (адреса 1. и-Ц и21-и+13),обработанная в предыдущем цикле, ии+1-я пара (адресап+1 и 2-п), которая будетобработана в следующем цикле.В первом и втором тактах блоком1 управления вырабатываются сигналы на втором выходе, по положительному перепаду которых из первогосчетчика 2 вычитаются две единицы,чем адресуется .второй операнд и-йпары 12 -и+11, В третьем такте бломком 1 управления вырабатывается сигнал на третьем выходе, по отрица"тельному перепаду которого в регистр6 заносится адрес второго операнда и-й пары. В четвертом, пятом и шестом тактах на четвертом выходе блока 1 управления появляется уровень логического нуля. Кроме того, в шестом такте вырабатывается сигнал на первом выходе блока 1 управления, по положительному перепаду которого в первый счетчик 2 добавляется единица, чем адресуется первый операнд и-й пары 1,п, также в шестом такте вырабатывается сигнал на третьем выходе блока 1 управления, по отрицательному перепаду которого в регистр 6 заносится адрес первого операнда и-й пары. В седьмом99906 и восьмом тактах управляющие сигна лы не вырабатываг)тся. В девятом такте на первом выходе. блока 1 управ" ления вырабатывается сигнал,. по положительному перепаду которого в пер- э вый счетчик 2 добавляется единица, чем адресуется второй операнд и+1-й, пары 1 2-и;Ц. Кроме того, в девятом такте на третьем выходе блока 1 управления вырабатываетея сигнал, 1 гр .по отрицательному перепаду которого в регистр б заносится адрес второго операнда и+1-й пары. В десятом, одиннадцатом и двенадцатом тактах на четвертом выходе блока 1 управленияИ появляется уровень логического нуля, Кроме того, в двенадцатом такте на первом выходе блока 1 управления вырабатывается сигнал, по положительному перепаду которого в первый счет чик 2 добавляется единица, чем адресуется первый операнд и+1-ой пары 1 и+1 , также в двенадцатом такте на третьем выходе блока 1 управления вырабатывается сигнал, по отрицатель 25 ному перепаду которого в регистр 6 заносится адрес первого операнда и+1-Й пары.Цикл повторяется снова и снова, пока не будут обработаны все пары З 00 операндов безызбытоцного алгоритма БПФ. После чего устройство заканчивает раюту - все адреса безызбыточного алгоритма БПФ реализованы.После обнуления первого счетчика 2, второго счетчика 3 и счетчика 8 блока 1 управления устройство для формирования адресов процессора быстрого преобразования Фурье снова готово к работе.,Таким образом, изобретение позволяет повысить быстродействие и упростить управление устройством.формула изобретения1. Устройство для формирования адресов процессора быстрого пре,образования Фурье, содержащее первый и второй счетчики, регистр и.блок управления, первый и второй выходы которого соедийены соответственно с входом суммирования и входом вычитания первого счетчика, выход переноса и выход заема которого. сое- фф динены соответственно с входом суммирования и входом вычитания второго счетчика, третий выход блока 10управления соединен с тактовым вхо" дом регистра, выходы которого являются выходами устройства, о т л ич а ю щ е е с я тем,что, с цельюповышения быстродействия, оно содержит )1 мультиплексоров, группу эле"ментов И и элемент И"НЕ, причем выходы второго счетчика соединены ссоответствующими входами элемента И-НЕ и первыми входами соответствую" щих элементов И группы, вторые входыкоторых объединены и соединены счетвертым выходом блока управления,первый вход которого является тактовым входом устройства, второй вход блока управления соединен с выходомэлемента И-НЕ, выходы элементов Игруппы соединены с управляющими входами соответствующих мультиплексоров, причем информационные входы .1-го Д=1, 11-1) мультиплексора Х (1=0, -1) соединены межд собой и подключены к -.му Ц=1, И) разряднону выходу первого счетчика инОориационныр вход 1-го Цщ 0, М) мультиплексора Х =) соединен свыходом младщего разряда первогосчетчика инаормационные входы .1-го=О, м"2) мультиплексора Хьть 1+1, И) соединены между собой и с)+1-м Ц=0, )Г 2) разрядным выходом первого счетчика информационный вход Д-го Я=О, М) мультиплексора Х 1(1 Ы) соединен с инверсным;раврлдным выходом 1 1) О, Мпервогосчетчика, выход )-го ,1=0, И) нультиплексора соединен с информационным входом Р (1О, ь 1-1) регистра.2. Устройство по и, 1, о т л иц а ю щ е е с я тем, что блок уп" равления содержит счетчик, элемент 4 ИИИ/ИЛИ, элемент 4 ИИ/ИЛИ. и элемент 2 И-НЕ, причем первый вход блока соединен с тактовым входом счетчика, первым и вторым входами элемента 4 ИИ/ИЛИ, первым, вторым и третьим входами элемента 4 ИИ" -3 И/ИЛИ, второй вход блока соединен с четвертым входом элемента 4 ИИ" -.3 И/ИЛИ, третьим входом элемента 4 ИИ/ИЛИ и первым входом элемента 2 И-НЕ, выход элемента 4 ИИИ/ИЛИ является первым выходом блока, выход элемента 4 ИИ/ИЛИ является вторым выходом блока, выход элемента .2 И-НЕ является четвертым выходом бло : ка, первый выход счетчика соединен с пятым и шестым входами элемента999062 ,12 4 ИИ/ИЛИ, первый выход счетчика является третьим выходом блока. 114 ИИИ/ИЛИ и четвертым входом элемента 4 ИИ/ИЛИ, второй выход счетчика соединен с седьмым, восьмым и девятым входами элемента 4 ИИ"3 И/ИЛИ, пятым и шестым входами элемента 4 ИИ/ИЛИ и вторым входом элемента 2 И-НГ, третий выход счетчика соединен с десятым и одиннадцатым входами элемента 4 ИИИ/ИЛИ и с седьмым и восьмым входами элемента Источники информации,з принятые во внимание при экспертизе1, Авторское свидетельство СССРЮ 548863, кл. 606 Р 15/332, 1976.2. Авторское свидетельство СССРпо заявке У 297962 У 24,10 кл. 6 06 Р 15/332, 1981 прототий)999062 РЮМ оставитель А, Барановехред И.Гергель Шарощи Корректор Подписное Реаактор Л, Филиппова Филиал ППП ."Патент", г, Укгород, ул, Проектная,Тафта 1 АБДУР б 7 Заказ 1158/73 ВНИИПИ Государственно по делам изобрете 11303 Иоскаа Я