Устройство для восстановления процессора после сбоя

Соеэ Сфветскик Социаиистичесник Республик(22) Заявлено 071279 (21) 2848898/18-24 15)М, Ки. с присоединением заявки Йо 6 06 Г 11/12 Госуааретаенный комитет СССР ло аман изобретений н открытий(54) УСТРОЙСТВО ДЛЯ ВОССТАНОВЛЕНИЯ ПРОЦЕССОРА ПОСЛЕ СБОЯ Изобретение относится к вычислительной технике и предназначено для организации восстановления в случае сбоев в процессорах, использующих микропрограммный принцип управления.Известно устройство восстановления процессора путем повторения крманд при сбое, которое содержит специальные регистры хранения, в которых запоминается информация,необходимая для повторения команды, ДЛя запоминания факта изменения операндов во время выддолнения коЮанд устройство содержит триггер изменения исходных данных, который устанавливается при 15 выполнении микрокоманд записи результатов и указывает, что операнды команды могут измениться, Значение триггера определяет действия, необходимые для повторения команды 11. 20Недостатком известного устройства является то, что оно требует дополнительных затрат оборудования для сохранения необходимой информации в случае невозможности повторения команды (выполнялась системд.ая операция - прорывание, обновление таймера и т.д,),Известно также устройство восстановленддя процессора путем повторения 30 микрокоманд при сбое, содержащее спе"циальные регистры повторенияс запоминающие адрес сбойной микрокоманды,операнды микрооперации и дополнительную информацию, необходимую для повторения. В случае фиксации сбоя в узле контроля осуществляется переходна микропрограмму повторения сбойноймикрокоманды 2,Недостатком этого устройства является малая эффективность восстановления сбоев, так как обработка сбояначинается сразу же после фиксацииего в узле контроля устройства, итакже потеря управления в случае постоянного сбоя.Наиболее близким техническим редддением к предлагаемому изобретению является устройство для восстановленияпроцессора после сбоя, содержащееблок микропрограммного управления исинхронизации, блок обработки данных,узел контроля и узел микропрограммныхпрерываний, первый выход которогосоединен с первым входом блока микропрограммного управления и синхронизации, первый и второй выходы которого соединены с первым и вторьод входами узла контроля, третий вход которого соединен с первым выходом блокаобработки, а первый выход узла контроля соединен с первым входом узла микропрограммных прерываний 3.Недостатком устройства является низкая эФфективность восстановления, так как условия, вызвавшие сбой (изменение питающих напряжений, контактные явления и т.д.), имеют время действия, большее чем рабочий цикл прорессора. Поэтому обработка сбоя сразу же может привести к неповторяемой ситуации. Кроме этого, устройство может привести к потере управления в случае зацикливания микропрограммы повторения из-за наличия по" стоянного сбоя в процессоре.Целью изобретения является повыше-ние надежности и расширение Функциональных воэможностей устройства эа счет обеспечения процесса восстановления с различным напряжением пита" ния.Поставленная цель достигается тем,что в устройство для восстановленияпроцессора после сбоя, содержащееблок микропрограммного управления,синхронизатор, блок обработки данных, 25блок контроля и блок формирования адреса микрокоманд, причем нервый,второй и третий выходы блока микропрограммного управления соединены соот- ветственно с первым и вторым входом ЗО блока контроля и с первым входом блока обработки данных, выход которого соединен с третьим входом блока контроля, первый выход блока контроля соеднен с первым входом блока форин- З рования адреса микрокоманд, первый выход которого соединен с первым входом блока микропрограммного управления, введены первый и второй счетчики, первый и второй дешифраторы, первый и второй триггеры, элемент И, ре- фО гистр, индикатор отклонен,я напряжения питания, причем выход элемента И соединен с первым входом первого триггера, выход которого соединен с входом синхронизатора, четвертый и 4 пятый выходы блока микропрограммного управления соединены соответственно с первым входом второго триггера и с первым входом второго счетчика,второй выход блока контроля соединен с ур первым входом элемента И и с вторым входом второго триггера, выход кото рого соединен с вторым входом элемента И, выход синхронизатора соединен с первым входом первого счетчика, выход которого соединен с первым входом первого дешифратора, выход которого соединен с вторыми входами первого счетчика и первого триггера,Фпервый вход устройства соединен с входом индикатора отклонения напря- ФО жения питания, выход которого соединен с вторым входом первого дешифратора, второй выход блока формирования адреса микрокоманд соединен с вторым входом второго счетчика, выход которого соединен с входом второго дешифратора, выход второго дешифратора соединен с вторым входом блока формированиг. адреса микрокоманд, второй выход блока обработки данных соединен с первым входом регистра, первый и второй выходы которого соединены соответственно с первьщ выходом устройства и вторым входом блока обработки данных,Кроме того, блок микропрограммного управления содержит блок памяти микрокоманд, .регистр микрочоманд и дешифратор микрокоманд, причем первый вход блока памяти микрокоманд соединен с входом блока, выход блОка памяти микрокоманд соединен с первымвходом регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с первьв выходом блока, с вторым входом блока памяти микроиоманд, с входом дешифратор микрокоманд, первый, второй, третий и четвертый выходы дешифраторамикрокоманд являются соответственновторым, третьим, четвертым и пятымвыходами блока.На фиг. 1 представлена блок-схемаустройства для восстановления процессора после сбоя, на фиг. 2 - блок микропрограммного управления и синхронизатор,Устройство содержит блок 1 микропрограммного управления, блок 2 обработки данных, блок 3 формирования адреса микрокоманд, блок 4 контроля, элемент И 5, синхронизатор б, первый триггер 7, первый счетчик 8, второй счетчик 9, первый дешифратор 10, второй дешифратор 11, индикатор 12 отклонения напряжения питания, регистр 13, второй триггер 14 (Фиг. 1), Первый выход блока 3 соединен с первым входом блока 1 микропрограммного управления, первый и второй выходы которого соединены с первым и вторымвходами блока 4 контроля, третий входкоторого соединен с первым выходом блока 2 обработки данных, а первый выход блока 4 соединен с йервым входом блока 3, Первый вход элемента И 5 соединен с вторым выходом блдка 4 контроля.и с первым входом второго триггера 14, выход которого соединен со вторым входом элемента И 5, выход которого соединен с первым входом первого триггера 7, выход которого соединен со входом синхронизатора б. Четвертый выход блока 1 соеди нен с вторым входом второго триггера 14, а выход синхронизатора б соединен с первым входом первого счетчика 8, выход которого соединен с первым входом первого дешифратора 10, выход которого соединен с вторым входом первого счетчика 8 и вторым входом первого триггера 7. Второй вход первого дешифратора 10 соединен с выходом индикатора 12 отклонениянапряжения питания, вход которого соединен с устройством питания процессора, которое соединено с первым выходом регистра 13, осуществляющего управление выходным напряжением питания процессора, второй выход и вход регистра 13 соединены соответственно с вторым входом и вторым выходом блока 2 обработки данных, первый вход которого соединен с -ретьим выходом блока 1 микропрограммного управления, пятый выход которого соединен с первым входом второго. счетчика 9, второй вход. которого соединен с вторым выходом блока 3, второй вход которого соединен с выходом второго дешифратора 11, вход которого соединен с выходом второго счетчика 9.Блок 1 микропрограммного управления вырабатывает управляющие сигналы для всего устройстваБлок микропрограммного управления и синхронизатор (фиг. 2) содержит блок 15 памяти микрокоманд, регистр 16 микрокоманд и дешифратор 17 микрокоманд, генератор 18, счетчик 19, дешифратор 20, элементы И 21-26 и триггер 27 запуска синхронизации, Выход генератора 18 соединен с входом элемента И 26 и счетчиком 19, выход которого соединен с дешифратором 20, первый выход. которого соединен с первым входом элемента И 21, второй выход. соединен ЗО. с первым входом элемента И 22, третий выход соединен с первыми входами элементов И 23-25, вторые входы элементов И 21-23 соединены с выходом триггера 27 запуска синхронизации 35 первый вход которого соединен с выходом элемента И 24, второй вход которого соединен с выходом триггера 7 останова синхронизации и вторыми входами элементов И 25 и 26, выходы которых соединены соответственно с вторым входом триггера 27 запуска синхронизации .и выходом синхронизатора, вход дешифратора 17 микрокоманд соединен с выходом регистра 16 мийрокоманд, второй выход которого сое-, динен с входом блока 15, выход которого соединен с входом регистра 16, а второй вход соединен с блоком 3, первый, второй, третий и четвертый выходы дешифратора 17 соединены соот-ветственно с блоком 4 контроля, блоком 2 обработки данных, вторымсчет" чиком 9 и вторым триггером 14 режима повторения, регистр 16 микрокомаид соединен с блоком 4 контроля. Выходы 55 элементов И 21-23 соединены с всеми блоками и узлами устройства. Элементы И 21-23 вырабатывают синхросигналы СИ 1, СИ 2 . и СИЗ.Блок 3 формирования адреса микро- команд предназначен для выработки начального адреса входа микропрограммного прерывания, который используется для считывания микрокоманды из памят: микропрограмм 15 в регистр микрокоманд 16 (фиг. 2), н содержит р - гистр адреса, формирователь адреса и два элемента И.Блок 2 обработки данных предназначен для обработки инФормации под управлением блока 1. В состав б.ока 2 входит память, в которой хранится обрабатываемая информация и промежуточные результаты, узел арифметическо-логических операций, который осуществляет необходимые действия по обработке информации.Блок 4 контроля предназначен для контроля правильности функционирования блока 2 обработки данных,с блока 1 и блока б и выработки суммарного сигнала ошибки. Блок 4 контроля состоит из элементов сложения по модулю два, элемента ИЛИ и регистра ошибок.Регистр 13 управления выходньщнапряжением питания предназначен дляуправления выходным напряжением вторичных источников питания процессоров. Выход регистра 13 соедчнен сустройстьом питания процессора, другой выход соединен с блоком 2 обработки данных, а вход соединен с блоком 2 обработки данных. Регистр 13доступен микропрограмме и состоит иэадресной части - адреса вторичногоисточника питания и управления режимом профконтроля, содержащего двабита: 00 - напряжение вторичного источника питания номинально , 01напряжение вторичного источника питания, отличается на -5 от номинала,10 - напряжение вторичного источникапитания, отличается на +5% от номинала.Первый триггер 7 останова синхронизации предназначен для управлениярежимом работы процессора (при установке триггера процессор переходитв состсяние "Останов" ).Второй триггер 14 режима повторения предназначен для фиксации обработки ошибки (т.е. индицирует нахождение в микропрограмме повторения)и определяет реакцию устройства наошибку.Индикатор 12 отклонения напряжения.питания представляет собой триггер,который устанавливается в случае выхода напряжения питания процессора заопределенные рамки (+5%) от номинала и сбрасывается в противном случае.Устройство работает следующим образом,Сбой, возникший в одном из блоковустройства, обнаруживается блоком 4контроля и поступает на вход элемента И 5 и второго триггера 14 режимаповторения, устанавливая его, одновременно происходит установка и первого триггера 7 останова синхронизации, выход которого поступает в блокб на входы элементов И 24,25, 26. Вконце выполнения микрокоманды (попоследнему синхроимпульсу СИ 3) устанавливается триггер 27 запуска синхронизации, блокируя выдачу синхросигналов элементами И 21-23, тем самым процессор переводится в состояние "Останов". Сигнал с выхода триггера 7 поступает на вход элемента И2 б, разрешая прохождение сигнала ге"нератора 18 через элемент И 26 на,первый счетчик 8. После достижениязаданного значения первого счетчика,при отсутствии установленного индикатора 12, первый дешифратор 10 вырабатывает сигнал, сбрасывающий первыйсчетчик 8 в исходное состояние и первый триггер 7, тем самым разрешаясброс триггера 27 по сигналу из дешифратора 20. После сброса триггера27 разрешается выдача синхроимпуль.:ов элементами И 21-23, т.е, процессор переводится в состояние "Работа".Если индикатор 12 установлен,первый дешифратор 10 вырабатывает сигнал сброса первого счетчика 8 и первого триггера 7 при максимальном значении счетчика. Индикатор 12 устанавливается в случае отклонения напряжения питания от номинала по сигналам иэ устройства питания процессора.Поэтому максимальное значение первого счетчика 8 выбирается таким образом, чтобы время пересчета первогосчетчика 8 до максимального значениябыло больше, чем время флуктуации на.нряжения питания. Сигнал ошибки изблока 4 поступает на вход блока 3,который вырабатывает запрос на микропрограммное прерывание, по которому 5в следующем цикле работы устройстваблок 3 формирует адрес, передаваемыйв качестве следующего адреса микрокоманды в блок 15 памяти микрокомандв блок 1. ОВ ходе выполнения микрог эограммыповторения второй триггер 14 установ-лен, поэтому по следующим сигналамошибки процессор не переводится всостояние "Останов", В конце микро- ф 5программы повторения производитсясброс второго триггера 14,Регистр 13 задает изменение напряжения питания для вторичных источников питания процессора, Регистр 13 5 Одоступен микропрограмме, поэтому, вслучае безуспешного повторения сбоя,делается еще ряд повторений при различных значениях напряжений вторичнйс источников питания.55В случае возникновения постоянного сбоя (отказа) возможна потеряуправления иэ-эа заклинивании микропрограммы повторения. Поэтому устройствосодержит второй счетчик 9,на вход которого из блока 3 с выхода 60элемента подается сигнал в случаезапроса на микропрограммное прерывание на микропрограмму повторения.Счетчик 9 сбрасывается в исходноесостояние сигналом иэ блока 1 и иэ б 5 дешифратора 17 микрокоманд в конце выполнения каждой команды процессора. Если за время выполнения одной команды второй счетчик 9 достигнет задай- ного значения (например 256), второй дешифратор 11 вырабатывает сигнал,поступающий в блок 3, что вызывает, по следующему сигналу ошибки из блока 4, выработку на выходе блока 3 адреса микропрограммного прерывания,отличного от адреса микропрограммы повторения.Любой случайный сбой является следствием изменения параметров вычислительной системы. Примерами такихпараметров являются температура,напряжение питания время нарастания сигнала, время задержки на элементах, контактные явления и т,д. Параметры изменяются не мгновенно, а в течение некоторого промежутка времени, которое как правило, больше, чем рабочий цикл вычислительной системы. Следовательно, немедленная обработка сбоя (как в известном устройстве) может привести к ряду ошибок, которые сделают восстановление вычислительного процесса невозможным. В предлагаемом устройстве по сигналу ошибки процессор переводится в состояние "Оста"новф, которое максимально устойчиво к любой причине сбоя, и лишь спустяпромежуток времени, определяемых устройством, начинается обработка сбоя. Тем самым устройство обеспечивает эффективное восстановление вычислительного процесса, После первого неудачного повторения устройство делает ряд повторений при различных значениях напряжения питания, что позволяет повторить сбои, связанные со старением микросхем. Предлагаемоеустройство переводит процессор в сос"тояние фОстанове по первой ошибке, иесли в ходе обработки ошибки она появляется снова, процессор в состояние "Останов" не переводится, что неувеличивает время обработки данной ситуации процессором.При возникновении постоянного сбоя (отказа) предлагаемое устройство обеспечивает сохранность управле", ния, так как происходит передача управления микропрограмме обработки данной ситуации. В известном устройстве произойдет зацикливание на микропрограмму повторения,т.е.потеря управления вычислительным процессором. Таким образом, можно сделать заключение, что предлагаемое иэобре" тение значительно увеличивает надежность процессора.Формула изобретенияУстройство для восстановления процессора после сбоя, содержащее блок микропрограммного управления, синхронизатор, блок обработки данных,блок контроЛя и блок формированияадреса микрокоманд, причем первый,второй и третий выходы блока микропрограммного управления соединены соответственно с первым и вторым входом блока контроля и с первым входомблока обработки данных, выход кото-.рого соединен с третьим входом блокаконтроля, первый выход люка контроля соединен с первым входом блока.формирования адреса микрокоманд,первый выход которого соединен с первымвходом блока микропрограммного управления, о т л и ч а ю щ е е с ятем, что, с целью повышения надежности и расширения функциональных возможностей за счет обеспечения процесса восстановления с различным чапряжением питанйя, в устройство введены первый и второй счетчики, первыйи второй дешифраторы, первый и второй триггеры, элемент И, регистр,индикатор откпонения напряжения пита"ния, причем выход элемента И соединен с первым входом первого триггера,выход которого соединен с входомсинхронизатора, четвертый и пятыйвыходы блока микропрограммного управления соединены соответственно с первым входом второго триггера и с первые входом второго счетчика; второйвыход блока контроля Соединен с первым входом элемента И и с вторым вхо"дом второго триггера, выход которого соединен с вторым входом элементаК, выход синхронизатора соединен с.первым входом первого счетчика, вы-ход которого соединен спервым входом первого дешифратора, выход которого соединен с вторыми входами первого счетчика и первого. триггера,первый вход устройства соединен с входрм индикатора отклонения напряженияпитания, выход которого соединен свторым входом первого дешифратора,второй выход блока формирования адреса микрокомачд соединен с вторым.вхо"дом второго счетчика, выход которого соединен с входом второго дешнфратора, выход второго дешифраторасоединен с вторым входом блока формирования ацреса мнкрокомавд, ьторойвыход блока обработки данных соединен с первым входом регистра, первыйи второй выходы которого соединенысоответственно с первым выходом устро.ства и вторым входом блока обработки данных.2. Устройство по и, 1,. о т л ич а ю щ е е с я тем, что блок мик"ропрэграммного управления содержит15 блок памяти микрокоманд, регистрмикрокоманд и дешифратор микрокоманд, причем первый вход блока памяти микрокоманд соединен с входом блока, выход блока памяти микрокоманд3) соединен с первым входом регистрамикрокомавд, первый, второй и третийвыходы которого соединены соответственно с первьи выходом блока,с вторым входом глока памяти микрокоманд,с входом дешифратора микрокоманд,первый, второй, третий и четвертый вы- .ход дешифратора микрокоманд являютсясоответственно вторым, третьим, чет-.вертым и пятым выходами блока.39Источники информации,принятые во внимание при экспертизе1. Мкртумян И.Ви др. Средствавосстановлении ЭВМ ЕС. - "Вопроды радиоэлектроники", сер. ЭВТ,1978, вып. 10.2. Запольский А.П. и др, Е повышению вадежности вычислительных процессов в ЭВМ ЕС"1035. - фВопросырадиоэлектроникиф, сер. ЭВТ, 1977,40 вып. 11.3. Патент США В 35330 б 5,кл. 340-172.5, опублик. 06,10,70857999 тавитель И.Си ред И. Еоытура овКор тор П ута 4/5 илиал ППП "Патент", г. Ужгород, ул. Проектная Заказ 7246/80 Тираж 745 ПодписноВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, %-35, Раушская наб., д