Устройство для сопряжения процессора с устройством отображения информации

Союз Советски нСоциалистическиеРеспублик ОП ИСАНИЕ(н 900277ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУяе делан нзобретеннй н еткрытнйДата опубликования описания 25.01.82 Г. М. Петров М. Л. Батанист и А. Н. Ратн ков(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ОТОБРАЖЕНИЯ ИНФОРМАЦИИ Изобретение относится к вычислительной технике и может быть использовано в системах с удаленными отпроцессора внешними устройствами,например уст ройствами отображения информации.Известны устройства для сопряжения процессора с устройствами ввода-вывода, содержащие буферные регистры ввода и вывода, регистры приема и выдачи, блок преобразованияинформации, накопители выдачи иприема, блок управления и дешифраторы адреса и команд 11,Недостаток этих устройств состоит в их сложности.Наиболее близким по техническойсущности к предлагаемому изобретению является устройство для сопряжения, содержащее процессор, устройство отображения, включающее блокприема информации, блок приема сигналов состояния, входы которых соединены соответственно с первым и вто рым входами процессора, блок индикации, блок передачи сигналов управления, выход которого соединен спроцессором через блок защиты интерфейса, панель управления процессора, причем все указанные блоки устройства отображения соединены с блоком знакогенерации, формировательсигналов готовности, входы которого соединены соответственно с выходами блока знакогенерации с панелью управления, с выходом блокаприема информации.В этом устройстве для отображения информации данные из процессора 15на блок индикации поступают по интерфейсу, состоящему из некоторогоколичества частных интерфейсов (линий связи). По каждой из этих линийсвязи передается различная информация в зависимости от режима работы.Наиболее сильные помехи возникают втаких линиях связи при изменении режимов работы, вызывающих переключе 3 90027нив линий связи. Поэтому переклюцение линий связи интерфейсов) производится в заданное время на основании информации, поступающей в соответствии с программой из вычислительной системы или от оператора спанели управления устройства контроля. Этот позволяет за счет приостановки управления на время переключения устранить сбои в программе и 10исключить зависания в системе свяви 21.Недостаток известного устройствасостоит в низких быстродействии инадежности, так как устройство не 1%исключает влияния помех,не зависящих от переключений в аппаратуре ивызывающих искажение данных о состоянии устройства, и простаивает втечение периодов переключений,26Цель изобретения - повышение быстродействия устройства.Поставленная цель достигаетсятем, что в устройство, содержащеедешифратор приема сигналов управления, первым выходом подключенныйко входу управляющих сигналов процессора, буферный регистр, первымвходом соединенный с информационнымвыходом процессора, и блок формиро- зввания сигналов готовностей, первый,второй входы и первый выход которого соединены соответственно с первым вторым выходами и первым входомустройства отображения информации,вход дешифратора приема управляющихсигналов и первый и второй выходыбуферного регистра соединены соответственно с третьим выходом и вторым и третьим входами устройстваотображения информации, введены счетчик задержки и блок анализа состояний, включающий два триггера и дваэлемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с третьим выходомбуферного регистра, единичные выходы триггеров подключены соответственно к первому и второму входампервого элемента И, выходом подключенного ко второму входу буферногорегистра, единичный вход и нулевойвыход первого триггера подключенысоответственно ко входу и выходу го"товности информации процессора, вто 55рой вход счетчика задержки соединенсо вторым выходом дешифратора приема сигналов управления и первым единичным входом второго триггера, а выход - с первым входом второго элемента И, второй вход которого подключен к третьему выходу дешифратораприема сигналов управления, а выходко второму единичному входу второготриггера, второй выход и третий входблока формирования сигналов готовностей соединены соответственно с четвертыми входам и выходом устройстваотображения информации.Блок формирования сигналов готовностей содержит два триггера и элемент И, причем единичный вход первого триггера соединен с первым входом блока, нулевой вход -с нулевымвходом второго триггера и третьимвходом блока, а единичный выход -с первым входом элемента И, вторымвходом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом - ко второму вы.ходу блока.На чертеже представлена блок-схема устройства,Устройство содержит счетчик 1 задержки, процессор 2, буферный регистр 3, дешифратор 4 приема сигналов управления, устройство 5 отображения. УО, состоящее иэ блока 6усилителей-приемников, блока 7 приема и дешифрации сигналов состояния,блока 8 индикации, блока 9 передачисигналов управления и блока 10 знакогенерации и синхронизации, блокформирования сигналов готовностии блок 12 анализа состояний, выход 13 процессора.Блок 12 содержит триггеры 14 и15 и элементы И 1 б и 17, а блок 11 элемент И 18, триггеры 19 и 20.Процессор 2 обеспечивает выборкуиэ памяти, обработку и передачу данных в одно или несколько устройствотображения с заданной последователь"ностью. Процессор 2 выдает информацию в буферный регистр, с выходакоторого через усилители она выдается в линию связиДешифратор 4 принимает из линий через усилители управляющие сигналы.Устройство 5 отображения, предназначено для приема, преобразова-ния и отображения на индикаторе сигналов, поступающих из процессора.Устройство отображения может бытьвыполнено как экранный пульт графического дисплея. В состав УО входят блоки 6 и /, содержащие линейньиусилители-приемники и блок 9, вялю лн,5 9002 щий усилители-передатчики, а также блок 10 энакогенерации и синхронизации, Конструкция блока 10 зависит от типа индикатора, а сам блок 10 предназначен для обработки и преобра зования поступающей информации, например для формирования сигналов отклонения луча электронно-лучевой трубки в блоке индикатора. В блоке10 формируются также сигналы син хронизации об окончании перемещения луча по экрану и сигналы для сообщения процессору об ошибках в принятых данных или о необходимости приема.Блок 12 анализа состояния предназ начен для выработки сигналов управления подготовкой и передачей данных в зависимости от готовности данных для передачи и от готовности линии связи и УО к приему информа- го ЦИИУстройство работает следующим образом.Данные из процессора 2 в устройство 5 отображения передаются отдель г 5 ными посылками, в каждой посылке передается не более 10 байтов, определяющие координаты одной точки на экране дисплея или код одного или несколько символов, Данные в каждой зв посылке передаются синхронно, а посылки передаются асинхронно. Пос, е передачи очередной посылки производится подготовка данных для следующей посылки, которая передается только после прихода управляющего сигнала из УО, сообщающего о его готовности к приему. Если к этому времени информация для посылки подготовлена, то вся посылка передается беэ получения внутри посылки ответных сиг. налов.Подготовка данных, т.е. выборка иэ памяти процессора 2 и запись их в буферный регистр 3 производится тогда, когда триггер 14 выключен. Триггер 14 включается тогда, когда подготовлены данные для очередной посылкиКагда УО 5 готово принять очередную посылку, то включается триггер 15. Триггер включается сигналами готовности, поступающими по линии связи через блок 9 и дешифратор 4,Если триггеры 14 и 15 включены, то через элемент И 16 проходит сигнал,)5 разрешающий передачу данных из буферного регистра 3 в УО 5. После окончания передачи данных в посылке буферный регистр 3 вырабатывает сиг 77 6нал "Конец передачи", который устанавливает оба триггера 14 и 15 в исходное состояние и включает счетчик 1 задержки. При этом в счетчике задержки 1 начинается подсчет импульсов синхронизации. Максимальное время работы счетчика равно времени прохождения сигнала по линии связи от УУ до УО и обратно. После отработки заданного времени счетчик включает специальный триггер, кото-, рый может включаться также сигналом готовности первого уровня.Информация, поступающая в УО 5, проходит через два уровня. Сначала данные из блока 6 попадают во входные регистры не показаны блока 1 О (при этом одновременно включается триггер 19), а затем из регистров - в преобразователь. Режимы обработки информации в блоке 10 определяются сигналами состояния из блока 7 1 для отображения векторов, знаков и т.д ) В преобразователе(не показан) блою 10 формируются сигналы, обеспечивающие получение изображения на экране индикатора в блоке 8, Преобразователь - это генератор векторов и генератор знаков.Прохождение информации в блоке 10 позволяет совместить во времени процессы обработки информации, переданной в предыдущей посылке, и прием по линии связи очередной посылкиВ соответствии с прохождением информации в блоке 10 Формируются два вида сигналов готовности первого и второго уровней ГОТ 1 и ГОТ 2. Сигналы готовности Формируются по сигналу окончания работы преобразователя (при окончании формирования очередного элемента на экране индикатора) .При этом, если во входном буфере есть информация (включен триггер 20), то она переписывается ( передается) в преобразователь и формируется импульс, который выключает триггеры 20 и 19 и через блок передается в процессор 2. Этот импульс является сигналом ГОТ 1, который свидетельствует о готовности УО 5 принять очередную посылку. Если же к моменту окончания работы преобразователя во входных регистрах нет информации (триггер 20 выключен), то включается триггер 19 и на выходе элемента И 18 появляется сигнал, который поступает в блок 9 и после стробирования син900277 Формула изобретения 3 40 45 50 55 хроимпульсами передается в процессор2 в виде серии импульсов. Эта серияимпульсов является сигналом ГОТ 2,который показывает, что вся принятаяинформация обработана и УО находится в режиме ожидания.Сигналы ГОТ 1 и ГОТ 2 расшифровываются в дешифраторе 4 и включают триггер 15 готовности УО, после чего разрешается передача очередной посылки в УО.Передача по линии связи готовности одиночным импульсом позволяет ускорить передачу данных, так как сокращает до минимума интервалы междупосылками, Однако в результате помеходиночный импульс может показаться ипотеряться в линии связи. В этом случае после окончания обработки данныхв УО 5 сформируются многократныесигналы ГОТ 2,.которые исключают пропадание сигналов готовности и, следовательно, исключают зависание всистеме,Кроме того, два сигнала готовности позволяют передавать в процессор2 более полную информацию о состоянииУО 5.Серия импульсов ГОТ 2 передаетсяв линию связи иэ блока 9 до тех пор,пока в блок 10 не попадут данные очередной посылки. Из-за задержки сигналов в линии связи поступление импульсов ГОТ 2 в дешифратор 4 закончится с задержкой по отношению к моменту окончания передачи очереднойпомылки. Поэтому, чтобы импульсыГОТ 2 не включили триггер 15 готовности повторно, после чего как ужепосланы в УО 5 данные в ответ наэтот сигнал ГОТ 2, эти импульсы блокируются на элементе И 17 сигналомса счетчика 1 задержки.Таким образом, после окончания передачи посылки из буферного регистра3 включается счетчик 1 задержки ивыключается триггер 15. Несмотря нато, что поступление импульсов ГОТ 2продолжается, они не проходят черезэлемент И 7 и не могут повторновключить триггер 15. При этом исключается возможность повторной передачи в УО 5 одной и той же посылке,Блокировка сигнала ГОТ 2 (на эле"менте И 17) должна продолжаться в течение времени распространения сигнала по линии связи от процессора 2.В связи с тем, что длина линиисвязи может быть различной, то для того, чтобы не снижать скорость обмена в линии, длительность сигналазадержки должна изменяться в зависимости от длины линии связи. Дляэтого в устройстве как только посылка данных поступит во входной буфер,а оттуда в преобразователь блока 10(время прохождения данных через вход.ной буфер составляет 0,1-0,2 мкс) на О входе блока 9 формируется сигналГОТ 1 и снижается сигнал ГОТ 2.Сигнал ГОТ 1 после приема и расшифровки в дешифраторе 4 включает триггер 15 готовности УО и устанавлива ет счетчикзадержки в исходноесостояние.Кроме этого для большей надежности (если сигнал ГОТ исказился в линии связи) установка счетчика 13 в 20 исходное состояние производится также сигналом, формируемым счетчиком сзадержкой, равной задержке сигнала влинии связи максимальной длины дляданного устройства.25 Таким образом, устройство обеспечивает повышение быстродействияи надежности. 1. Устройство для сопряжения процессора с устройством отображения информации, содержащее дешифратор приема сигналов управления, первым выходом подключенный ко входу управляющих сигналов процессора, буферный регистр, первым входом соединенный с информационным выходом процессора, и блок формирования сигналов готовностей, первый, второй входы и первый выход которого соединены соответственно с первым, вторым выходами и первым входом устройства отображения информации, вход дешифратора приема управляющих сигналов и первый и второй выходы буферного регистра соединены соответственно с третьим выходом и вторым и третьим входами устройства отображения информации, о т л и ч а ю щ е е с я тем, что, с целБю повышения быстродействия устройства, в него введены счетчик задержки и блок анализа состояний, включающий два триггера и два элемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с третьим выходом буферного регист900277 ра, единичные выходы триггеров подключены соответственно к первому ивторому входам первого элемента И,выходом подключенного ко второму входу буферного регистра, единичныйвход и нулевой выход первого триггера подключены соответственно ковходу и выходу готовности информации процессора, второй вход счетчика задержки соединен со вторым выходом дешифратора приема сигналов управления и первым единичным входомвторого триггера, а выход - с первымвходом второго элемента И, второйвход которого подключен к третьемувыходу дещифратора приема сигналовуправления, а выход - ко второмуединичному входу второго триггера,второй выход и третий вход блокаформирования сигналов готовностейсоединены соответственно с четвертыми входом и выходом устройстваотображения информации,1 О2, Устройство по п,1, о т л ич а ю ц е е с я тем, что блок формирования сигналов готовностей содержит два триггера и элемент И, причем единичный вход первого триггера соединен с первым входом блока, нулевой вход - с нулевым входом второго триггера и третьим входом блока, а единичный выход - с первым вхо О дом элемента И, вторым входом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом - ко второму выходу блока,5 Источники информации, принятые во внимание при экспертизе 1, Авторское свидетельство С,".СР по заЯвке М 273595 У 18-24,а кл. С 06 Г 3/04, 1979,2. Патент Японии И 52-41618,кл. 97(7)62, 1977 (прототип).илиал ППП "Патент", г, Ужгород, ул. Проектна 83/66 Тираж 73 ИПИ Государственного по делам изобретений 035, Москва, Ж, Р Подписнкомитета СССРи открытийушская наб., д. 4/5