G06F 17/14 — преобразования Фурье, Уолша или аналогичные преобразования

Номер патента: 1288717

Опубликовано: 07.02.1987

Автор: Шафоростов

МПК: G06F 17/14

Метки: дискретного, преобразования, сигналов, фурье

...8) состоит иэ умножителя 15 с весом (-1)" в 1 пй (21 с+1)/2" - для ,косинусного канала устройства и с весом я 1 пз (2 Е+1)/2для синусного канала устройства, предназначен для формирования сигналов по Формулам: для косинусного канала и,определяет значение сигналов Ъ (д)и ав формулах (10) и (11),лок 1, - 2 (Фиг. 6) суммироваР 5ния второго рода (синусный) состоитиз двух групп по (2" -1) (двухвходовых алгебраических) сумматоров 9и 10. Блок предназначен для Формирования двух групп сигналов из входной,последовательности (2 " -1) сигналов по формуламЬ (ш)=а (ш)+а(2 -ш);15Ь (2 ) а (2 );а+ (ш)=а (ш)-а (2 -ш)ш=1,22 -1,и определяет значение сигналов Ь(1), 20а(з.) в формулах (16) и (17).Блок 2-2 умножения второго рода(фиг. 7) состоит из группы (2...

Номер патента: 1290348

Опубликовано: 15.02.1987

Авторы: Алексеев, Беляев, Шутяев

МПК: G06F 17/14

Метки: дискретного, преобразования, фурье

...в И-м цикле с его завершением по сигналу, сформированному элементом 50, переданному через предварительно деблокированный единичными сигналами на выходах счетчика 65 и сканатора элемент И 60 и элемент ИЛИ 63 триггер 64 переключается в исходное нулевое состояние. В этом же цикле с появлением единичного сигнала переУполнения счетчика 65 инвертированным значением этого сигнала блокируется элемент И 55, что исключает появление в последующем на выходе 20 сигнала обращения в памяти цифровых фильтров до начала очередного цикла работы всего обнаружителя в целом (по сигналу запуска на входе 30).Сигнал с выхода 21 блока 18 в качестве сигнала готовности передается19., 12в блок обработки 26, реализующйтребуемый алгоритм обнаружения. Впроцессе...

Номер патента: 1290350

Опубликовано: 15.02.1987

Авторы: Лапий, Лебедев

МПК: G06F 17/14

Метки: быстрого, преобразования, фурье

...5 и 1 ), хранится результат (В 1 к)р 5 (аналогично для 17- 3), а в узле 17-2 по адресу, составленному стыковкой слов (В и (Ч ")р 5,Р 5 хранится результат (В Ч р 5 (аналогично дпя 17-4). Например, в канале с модулем Р =62, если В=001111 , а И = 010000 , то адрес будет 001111- 010000. По этому адресу хранится число (В 1 ) = (240) = 54 =10110 Аналогично в узле 17-5 и 17-7 по 2-К -разрядным адресам (А) (В ) храйятся вычеты (Ср 5 = А + + (ВМр 5, а в узле 17-6 и 1-8 хранятся вычеты (Д) Р = с(А+к+ (ВЧрз . Таким образом, время вЫ- полнения операциибабочка" в блоке 17 составляет 2 ТНа последнем шаге преобразования (при М=О, М=1) выключаются элементы И 12-1, 12-2, включаются элементы И 13- 1, 3-2, узлы памяти 10-1, 10-2,0-5, 10-6 подключаются к...

Номер патента: 1290351

Опубликовано: 15.02.1987

Авторы: Боюн, Головин

МПК: G06F 17/14

Метки: вычисления, коэффициентов, фурье

..."0", что соответствуетположительному приращению входногосигнала х(Г), то содержимое выбранных ячеек блоков памяти 5 и 5,поступающее в накапливающие сумматоры 8, и 8 через мультиплексоры 7, и7 , складывается с содержимым этиход 1же сумматоров. 40Подключение выходов блоков памяти 5 и 5 ко входам накапливающих3сумматоров 8, и 8 через мультиплексоры 7 и 7 обеспечивает реали1 фзацию операции сдвига содержимого 45ячеек первого 5, и второго 5 блоковА(3 д) сх ХСОя ( д Г 3) =Х, СОя О+ХКвО=дх, С, +ьх, С, + дх С++дх памяти на величину приращения по модулю, кратную целой степени двойки.По достижении заданного числа отсчетов И, равного целой степени двойки, на выходе переполнения счетчика 4 появляется сигнал, свидетельствующий о том, что в...

Номер патента: 1292005

Опубликовано: 23.02.1987

Авторы: Карташевич, Курлянд

МПК: G06F 17/14

Метки: базисах, быстрых, дискретных, ортогональных, преобразований, реализации, функций

...входу на и разрядов в сторону старших разрядов, навторой итерации - на (и) разрядов,на третьей - иа (п,) и т,д,Считывание из блока 1 оперативной памяти осуществляется по ниэкому логическому уровню сигнала управления записью/считыванием, поступающему с первого выхода пересчетного блока 6, з апи сь - по высокому логическому уровню.В режиме считывания умножитель 1 Ч комплексных чисел производит умножение перзых г операндов, извлекаемых из блоха 1 оперативной памяти,292005на множители, извлекаемые из блока 2 постоянной памяти, полученные произведения заносятся в узел буферной памяти арифметического блока 3,В режиме записи арифметический блок производит элементарные преобразования. над полученными ранее произведениями и заносит в...

Номер патента: 1295414

Опубликовано: 07.03.1987

Авторы: Березенко, Золотарев, Ильин, Калинин, Корягин, Кочкин

МПК: G06F 17/14

Метки: вычислительное, сигналов, цифровой

...2 М. При этом быстродействие предлагаемого устройства не 45 снижается, так как время умножения двух М-разрядных чисел, как правило, превышает время сложения двух 2 И-разрядных чисел.На фиг. 6 представлен граф вычисления предлагаемым устройСтйом функцийЬ.1Х = Е А . В. с использованием 2 М-раз 1=0рядных произведений действительных чисел А и В . Предполагаем, что1значения А. и В поступают соответст 1венно на информационные входы 1 и 2 устройства, состояние управляющих входов 39-44,47 и 48 устройства не изменяется в процессе функционированияи обеспечивает подключение выходарегистра 4 данных через коммутатор 7данных к входу умножителя 8, отсутствие округления результата умножителя 8 до старшей части произведения,подключение выхода 9...

Номер патента: 1295415

Опубликовано: 07.03.1987

Авторы: Вариченко, Дедишин, Раков, Сварчевский

МПК: G06F 17/14

Метки: вычисления, преобразования, свертки, фурье-галуа

...входу второго вычислительного блока и к синхровходу блока накапливающих сумматоров, причем информационный вход блока памяти является вторым информационным входом устройства, при этом блок управления содержит узел выбора режима, два синхронизатора вычислительных блоков, узел памяти адресов, синхронизатор умножителей, синхронизатор накапливающих суммато-. ров и три элемента ИЛИ, причем первый, второй и третий входы узла выбора режима являются соответственно входом начальной установки, входом запуска и тактовым входом устройства, первый и третий выходы узла выбора режима подключены соответственно к первому и второму входам первого элемента ИЛИ, выход которого подключен к входу первого синхронизатора вычислительного блока, первый,...

Номер патента: 1297072

Опубликовано: 15.03.1987

Авторы: Водников, Недорубов

МПК: G06F 17/14

Метки: быстрого, коэффициентов, преобразования, тригонометрических, формирования, фурье

...коэффициента с уровнем логической "1" соответствует действительной части, а с уровнем логического "0" - мнимой части тригонометрического коэффициента. стра 1 и поступает на вход сумматора 2 для формирования следующегономера тригонометрического коэффициента (и) разряда номера тригонометрического коэффициента проходятчерез блок 3 преобразования прямогокода в инверсный и полусумматор 4и в зависимости от команд блока управления 6 преобразуется либо в инверсный либо в дополнительный код Ю Устройство для формирования тригометрических коэффициентов быстрого преобразования Фурье работает следующим образом,45Первоначально на вход 11 устройства подается импульс начальной установки, по которому регистр 1 устанавливается в нулевое состояние,...

Номер патента: 1297073

Опубликовано: 15.03.1987

Авторы: Власенко, Лаппа

МПК: G06F 17/14

Метки: вычисления, свертки

...При этом процесс вычисления преобразования Т Хн н,ф полностью аналогичен предыдущему. Одновременно, пока блок 14 оперативной памяти участвует в следующем преобразовании, буферный блок 15 оперативной памяти осуществляет обмен с блоком 16 умножения по модулю целого числа, в котором происходит умножение результатов первого преобразования на соответствующие весовые коэффициенты сс , определяемые из диагональной матрицы Ка в выражении (6)Последовательность весовых коэффициентов Ю записана в блоке 20 памяти весовых коэффициентов ем-костью М /2 к(2 +1) разрядных слов,й.Порядок подачи коэффициентовв блок 16 умножения определяется регистром 18 адреса этапа следующим образом. После каждого определенияХ 4=Т Х.блок из М отсчетов результата...

Номер патента: 1297074

Опубликовано: 15.03.1987

Авторы: Кухарев, Новоселов, Скорняков

МПК: G06F 17/14

Метки: быстрых, дискретных, ортогональных, преобразований, процессоров

...различных состояний, На второйитерации "1" в регистре 8 стоит ва,втором разряде, счетчик 10 считаетдвойками , принимая состояния000, 0010, 00100, 00110и так далее до состояния 1110, а Озатем точно такой же цикл счета повторяется второй раз, На третьей итерации счетчик 10 считает "четверками", повторяя цикл счета 4 раза ит.д, При такой организации счета на 5выходе счетчика 10 появляются все необходимые адреса кодов, которые вдешифраторе 11 дешифрируются в четыре группы управляющих потенциалов,устанавливаемые на выходе 27-30 устрайства,На последней и-ой итерации вычислений и=1 ор И группа элементов И 8 и 9 блокируется отсутствием управляющего потенциала с регистра итераций 8 и ТИ не изменяют состояние счетчи ка кода операции 10,...

Номер патента: 1298765

Опубликовано: 23.03.1987

Авторы: Петровский, Цырульников

МПК: G06F 17/14, G06F 9/34

Метки: адресации, быстрого, преобразования, процессора, фурье

...-разрядного счетчика 3 означает 5 окончание. данной итерации, Он поступает на управляющий вход регистра 4 и сдвигает хранящуюся в нем единицу на один разряд влево (в сторону старших разрядов), На второй итерации 20 регистр 4 сдвига содержит код 00010, и накапливающий сумматор 7 формирует адреса поворачивающих множителей о 22 оИ , Ц , У , и т.д.Рассмотрим работу устройства для25 адресации процессора БПФ, когда в регистр сдвига занесен тот же код 0001 (при объеме выборкиВ =. 8 это код 001), а в триггер 13 занесена "1". При этом мультиплексор 12 подключает к выходу устройства вторую группу входов, т.е. выходы Ос)- разрядного счетчика.11, выходы которого подключены инверсно, т.е. выход старшего разряда "1" подключен к 35 младшему...

Номер патента: 1298766

Опубликовано: 23.03.1987

Авторы: Мороз, Папушой

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...цикле алгоритма быстрого 25преобразования Фурье в первых двухтактах производится запись адресовоперандов в те же регистры второйгруппы, с которых в и-м цикле считывались адреса и только в конце второго такта 1 К-триггер 10 синхронизатора 1 переключается на работупервой группы регистров, Адреса пары операндов. алгоритма быстрого преобразования Фурье на каждом этапеотличаются информацией в одном разряде, номер которого соответствуетномеру этапа алгоритма. быстрого преобразования Фурье, причем адрес первого операнда и-й пары операндовсодержит логический нуль в данномразряде, а адрес второго операнда -логическую единицу. Поэтому данный.разряд счетчика 2 блокируется и подменяется или логическим нулем или 45логической единицей в...

Номер патента: 1302292

Опубликовано: 07.04.1987

Авторы: Евсеев, Назаренко, Свердлик, Стоян

МПК: G06F 17/14

Метки: быстрого, вычисления, основанием, преобразования, фурье

...НЕ 42, с выхода которого - Э С поступает на вход сумматора 56. На выходе сумматора, а также на выходе канала действительной части операндов арифметического блока получают сумму С Н - 0 С.Сумма Н поступает также на вход умножителя 64, на другой вход которого поступает й . С выхода умножителя 64 0 Н поступает на вход сумматора 55. Р поступает также на вход элемента НЕ 43, с выхода которого - Р поступает на вход сумматора 54, на другой вход которого поступает С . С выхода сумматора 54 С-Р поступает на вход умножителя 65, на другой вход которого поступает сумма С. С выхода 1умножителя 65 С (С -0 ) поступает на вход сумматора 55. На выходе сумматора, а также на выходе канала мнимой части операндов арифметического блока получают сумму...

Номер патента: 1302293

Опубликовано: 07.04.1987

Авторы: Бульбанюк, Фомичев, Эпштейн, Якименко

МПК: G01R 23/16, G06F 17/14

Метки: анализатор, спектра, фурье

...поступая на адресный вход мультиплексора 9, этот код 10 осуществляет последовательное считывание информации с ячеек К, (К), (К), , блока 8 памяти, которая поступает в усреднитель 16 и, по адресам, задаваемым счетчиком 11 на ад ресный вход демультиплексора 17,распределяется в ячейки 1 = 1,2,ИК = - блока регистров 18. После за 4писи кода в ячейку /4 блока регист ров 18 в нем оказывается накопленной 1/4 периода функции КеБ,= 8,после чего с выхода узла 41 сравнения на сумматор 15 по модулю два поступает импульс изменения знака вто-, рого слагаемого в блоке 16 на зяп = = -1 (соответствующий отрицательной полуволне косинусной функции,фиг.4).Этот импульс поступает также через элемент ИЛИ 33 на тактовый вход 30 сумматора 39, разрешая...

Номер патента: 1302294

Опубликовано: 07.04.1987

Авторы: Золотой, Садыхов, Чеголин, Шаренков

МПК: G01R 23/16, G06F 17/14

Метки: спектроанализатор

...группы Во втором такте формиру ются значения (Х 1 + Х ), (Х, - Х).В третьем такте на выходе блока 1 первой группы формируются значения (Х + + Хф), (Х - Хэ), в четвертом - (Х + + Х ), (Х - Х, и т.д. Аналогично 40 работают блокив последующих группах (и = 2,3), с той разницей,что блок 1 и-й группы задерживает сигналл- л на 2 .такта. В результате на 2 -м такте, т.е. в момент поступления 45 входного сигнала Х на выходах блоков 1 и-й группы одновременно сформированы 2 коэффициентов преобразовавния последовательности50х, = х,х,х,где= 4 имеем 1302294 4Аналогично в (2"+1)-м такте вычисляются все коэффициенты для входнойпоследовательности 1 Хи т.д,Рассмотрим режим вычисления коэффициентов в базисе ОИФУ, На входыкода операции блоков 1 и...

Номер патента: 1304034

Опубликовано: 15.04.1987

Авторы: Зайцев, Нагулин

МПК: G06F 17/14

Метки: быстрого, преобразования, фурье

...следования весовых коэффициентов на любой итерации подчиняется правилу двоичной инверсии(см, фиг, 5 для К=16,К=4), Для формирования адресов строк матрицы весовых коэффициентов в соответствиис этим правилом используются сигналыразрядов счетчика .17 и сигналы свыходов элементов И 36-1-36-Е при-.чем сигнал 1.-го разряда счетчика 37адресов весовых коэффициентов (1=1,2 и) используется в качестве(ис+1-1.)-го разряда адреса строкиматрицы И, а и качестве 1-го разряда адреса строки матрицы Я (3 =1,2,,1) - сигнал с 1-го элементаВ 36-3,Формирование адресов строк матрицы весовых коэффициентов М в зависимости от номера итерации алгоритмаБПФ управляется дешифратором 47, который вырабатывается на своем 1-мвыходе (а=1,2н) логический уровень...

Номер патента: 1305711

Опубликовано: 23.04.1987

Автор: Итенберг

МПК: G06F 17/14, G06F 9/34

Метки: адресации, быстрого, преобразования, процессора, фурье

...записана в виде Р Б(И), В соответствии с алгоритмом быстрого преобразования Фурье обработка массива размером И требует ш итераций. Тог да формирование адресов на К-й итерации быстрого преобразования Фурье может быть описано выражением2Б(И), (К = 1,ш).Это выражение означает, что для формирования адресов К-й итерации быстрого преобразования Фурье размером И необходимо сформировать исходный массив последовательных адресов от нуля до (И), разбить исходный масКсив последовательных адресов на 2 подмассивов, а также в каждом из подмассивов выполнить операцию идеального тасования,1В результате получится последовательность адресов, необходимая для адресации операндов,В табл.1 представлен пример формирования последовательности адресов при...

Номер патента: 1305712

Опубликовано: 23.04.1987

Автор: Шабаков

МПК: G01R 23/16, G06F 17/14

Метки: анализатор, спектра, уолша, функциям

...Р; 1. Такиесигналы называются .сигнатурными и имсоответствуют уровни входного напряжения - Б, О, Б, Логические элементы,используемые в.конструкции анализатора, воспринимают уровни -П, 0 как логический 0 а уровень П как логическую ф 1",Р25Анализатор работает следующим образом.Значения входного сигнала отображаются значениями выходных сигналовкомпараторов 1,2 по правилу отображенному в таблице. 2 25 с выхода тактового генератора 7 че" рез элемент И. ч поступают тактовые импульсы. Текущее состояние счетчика 5 равно интегралу от произведения входного сигнала на соответствующую функцию Уолша, При нулевом уровне входного сигнала на выходе элемента ИЛИ 3 формируется логический "О", за" пирающий элемент,И 4 для прохождения тактовых импульсов,...

Номер патента: 1309037

Опубликовано: 07.05.1987

Авторы: Богданов, Орлов, Шафоростов

МПК: G06F 17/14

Метки: амплитуды, комплексного, мощности, сигнала, составляющих, спектральных

...первой группы, а 1-йвыход разности 1 с-го (1 с=1,п. 1=1,2" Ъ блока суммирования и вычитания первой группы подключен к 1-му входу В+1)- го блока суммирования, а ш-й вход (ш=1,2 ) вход первого блока суммирования и вычитания первой группы является ш-м информационным входом устройства, причем первый и второй выходы Я-го (Я=1,Х) блока нелинейного преобразования являются выходами соответственно амплитуды и мощности д-й гармоники устройства, при этом блок нелинейного преобразования содержит два квадрата, сумматор и узел извлечения квадратного корня, вход которого подключен к выходу суммато,ра, первый и второй входы которого подключены к выходам соответственно первого и второго квадраторов, входы которых являются соответственно входами...

Номер патента: 1312611

Опубликовано: 23.05.1987

Авторы: Васянин, Плешаков, Редькин

МПК: G06F 17/14

Метки: быстрого, выполнения, преобразования, фурье

...6, на второй вход которого поступают одноименные разряды поворотного множителя Ф, задержанные на нужное число тактов элементов 8 задержки.Одноименные разряды результата ао и а появляются на первом и втором выходах арифметического блока 3, являющихся выходами элемента 7 задержки и умножителя 6 через К ТИ.Сигналом переноса счетчика 15 разрядов, завершающим выдачу первой пары операндов, изменяется уровень сигнала с выхода счетчика 16 адреса, по которому коммутатор 20 переключает ТИ с входов блоков 1.1 и 1.3 на входы блоков 1.2 и 2.9 группы блоков 1 регистров, а выходы последних подключаются через коммутатор 13 к первомуи второму входам арифметического блок 3, обеспечивая ввод в него разрядов операндов о оа( и ах 4 1 одновременно с...

Номер патента: 1314351

Опубликовано: 30.05.1987

Авторы: Красевич, Макогонов

МПК: G06F 17/14

Метки: быстрого, преобразования, фурье

...итерация выполняется за М/(РК) тактов.После завершения первой итерации блок 1 памяти переходит из режима считывания в режим записи, а блок 4 памяти - из режима записи в режим считывания, так как информация, полученная в результате промежуточной итерации, является исходной для следующей итерации. Соответствующее изменение режима записи и считывания происходит после завершения каждой предыдущей итерации, Аналогично блок 9 коммутации подключает на свой выход только тот блок памяти, который работает в режиме считывания. Из блока 2 постоянной памяти на каждой новой итерации выбираются коэффициенты, соответствующие этой итерации. Устройство предназначено для 5 10 15 20 25 30 35 40 45 50 выполнения счета по графу БПФ с постоянной...

Номер патента: 1315998

Опубликовано: 07.06.1987

Авторы: Мельник, Цмоць

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...и процесс программированиянового порядка формирования адресовсовмещены во времени. Максимальноеколичество тактов программированияопределяется разностью адреса и . 15 Рассмотрим работу устройства в синхронном режиме передачи адресов. Перед первым тактовым импульсом число (1-1) с входа 22 поступает на . 20 вход дешифратора 1 и устанавливает его 1-й выход в 1, что значит, что регистр 8, подготовлен к записи информации. По первому тактовому импульсу, поступившему с тактового входа 20, в регистр 17 записывается информация с выходов элементов ИСКЛЮЧАИЩЕЕ ИЛИ 13 , содержимое счетчика 7 увеличивается на единицу, а в регистр 8, записывается управляющая информация с входа 23, По второму и по следующим тактовым импульсам устройство работает...

Номер патента: 1315999

Опубликовано: 07.06.1987

Автор: Шангин

МПК: G06F 17/14

Метки: вычисления, коэффициентов, фурье

...выполняется запись в блок 1 сначала второго операнда, а затем первого. Адреса для считывания весовых коэффициен.тов формируются на счетчике 43, при5 1 О 15 20 25 30 35 40 45 5055 7 13чем за счет входной логики счетныеимпульсы поступают на тот разрядсчетчика, на который приходит "1" ситерационного сдвигового регистра.Работа блока вычисления масштаба. Сигналом "Исходное" все регистры .устанавливаются в "0", в счетчики 24 и 25 заносится код,соответствующий значению 1 оя И - 1 (при И=16 код 011). Этот код соответствует масштабу результата, если на первой итерации будет выполнен сдвиг входного массива на один разряд в сторону младших разрядов, а на остальных итерациях операнды будут передаваться в арифметический блок без сдвигов.На первой...

Номер патента: 1316000

Опубликовано: 07.06.1987

Авторы: Братюк, Кравец, Мельник, Цмоць

МПК: G06F 17/14

Метки: быстрого, коммутации, преобразования, процессора, фурье

...появляется единичный сигнал. При 20 поступлении единичного сигнала на-й управляющий, вход (3 = 0,11 оу К) коммутаторов передается информация с 1 -го информационноговхода, т.е. с выхода 1-го регистра 25 (1 = 2 ) блоков 1 и 2 соответственно.Таким образом, в зависимости откода на информационных входах 10устройствав блоках 1 и 2 осуществ.ляется задержка на один, два, четы ре, , , , К тактов. Сигналпоступает по входу 11 управлениякоммутаторами 4 и 5, указывая направление передачи данных. При нулевом значении сигнала на выход 13 35 устройства передается информация свыхода коммутатора 3, а на вход регистра 2.1 - с входа 9 устройства.В зтом режиме осуществляется передача данных с информационных входов 10 8 и 9 на выходы...

Номер патента: 1322309

Опубликовано: 07.07.1987

Авторы: Дашук, Демиденко, Кончак, Куновский

МПК: G06F 17/14

Метки: быстрого, действительного, преобразования, фурье

...шагом алгоритма, результаты вновь поступают на регистры 4 и далее ца входы И/2(ЗИ/2-1) первого комутатора 1.Затем начинается выполнение 3-го шага алгоритма. Он включает два подшдгд. Первый содержит только операции суммирования-вычитания и выполцяется аналогично второму шагу алгоритма, цо с другими сигналами из блока 2 синхронизации, поступающими на входы управления коммутатора 1 и сумматоров 3. Причем операнды, подаваемые цд сумматоры 3 с выходов коммутатора 1, выбираются так, чтобы отсчеты, для которых на втором подшаге предусмотрено умножение, поступали на сумматоры 3, к выходам которых через соответствующие регистры 4 подключены умножители 5, т.е. имеющие номера (11/2+1)И. Наличие в устройстве (11/2-1) умножителей 5 объясняется...

Номер патента: 1322310

Опубликовано: 07.07.1987

Авторы: Золотой, Легонин, Садыхов, Шаренков

МПК: G06F 17/14

Метки: преобразования, функциям, хаара

...в блок 2 задержки 25(1=1) и задерживаются ца один тдкт.Коммутатор 4 (1=1) управляется триг -гером 5 (1=1), делящим входу тдктовую частоту ца дца, таким обрдэом,что на Выход коммутатора 4 послдо 3 Свательно проходят (С,+С,), (С, - С,),-С). Эта последовательность, поступив на вход блока 1 эаержки второгояруса (1=2), задерживается тдкж цдодин такт. В результате в третьемтакте ца выходе блока 1 запер. ки (е.==2) сформировано (С,+С,), цд второйвход сумматора- вычитателя(=2)поступает С, следовательцо цд ьхоеее 40суммы (+) сформировано значение (С++С+С). Последнее число поступдетчерез коммутатор 4 (1=2) на вход следующего яруса, на выходе разности (-)сумматора-вычитателя 3 (1=2) сформцруется (Со+С,-С ) и поступает н блок2 задержки...

Номер патента: 1324037

Опубликовано: 15.07.1987

Авторы: Водников, Петрова

МПК: G06F 17/14, G06F 9/34

Метки: адресов, быстрого, преобразования, процессора, формирования, фурье

...тригонометрического коэффициента процессора.В каждом цикле на выходе сумматора 3. формируется верхний адрес. Для формирования нижнего адреса используется группа сумматоров 4 по модулюдва, причем при расчете стандартных итераций БПФ каждый сумматор 4 по модулю два в группе работает в режиме ИЛИ. На второй вход группы сумматоров 4 по модулю два поступаетпрямой код номера итерации с входа 11 устройства, имеющий единицу в одном разряде, соответствующем номеру итерации, и нули в остальных разрядах. На выходе каждого сумматора по модулю два получается логическая суммаодноименных разрядов сумматора 3 и кода номера итерации с входа 11 устройства, В результате этого коды навыходах сумматора 3 и группы сумматоров 4 по модулю два отличаются...

Номер патента: 1325509

Опубликовано: 23.07.1987

Авторы: Гнилицкий, Корчев

МПК: G06F 17/14

Метки: выполнения, преобразования, фурье

...полупериода. 50 Моменты ди скр етиз ации в виде положительных импульсов (74 и 78, Фиг. 3) поступают на тактовые входы соответствующих -х сумматоров-вычитателей 10 первой и второй групп 9 с того узла 49 или 50 памяти моментов дискретизации, который на данном полупериоде 1-й нечетной фильтрующей Функции 72 К (с) находится в режиме выдачи моментов дискретизации для четной и нечетной составляющих 1.-йспектральной оценки,Режим работы узлов 49 и 50 памятимоментов дискретизации задается уровнем 1.-й нечетной Фильтрующей функцииК , При низком уровне 1.-й нечетной фильтрующей функции 72 К ,соответствующий 1-й узел 49 оперативной памяти моментов дискретизации работает в режиме считывания моментовдискретизации, а -й увел 50 оперативной памяти...

Номер патента: 1325510

Опубликовано: 23.07.1987

Авторы: Золотой, Садыхов, Чеголин, Шаренков

МПК: G06F 17/14

Метки: ортогонального, преобразования, уолшу

...где + - комйлексное сопряжение.Матрица Уолша действительна, симметрична и ортогональна, поэтому+ (3 1) Ч (19.1) ч (1. ) фСледовательно, для разложения в ряд и восстановления функции можно использовать одни и те же структуРы быстрых алгоритмов с учетом множите" ля М . Если учесть, что для размерности М = 2 (11 = 1,2, ,) быстрый вычислительный алгоритм содержит 1 оя М шагов, то достаточно на каждом из шагов вычислительного алгоритма умножить результат вычислений на 1/2.В предлагаемом устройстве режим работы (разложение в ряд или восстановление функции) задается сигналом на управляющем входе 4,Рассмотрим работу устройства на примере вычисления коэффициентов разложения Б,.Формула изобретения Устройство для ортогонального преобразования по...

Номер патента: 1327119

Опубликовано: 30.07.1987

Авторы: Золотой, Легонин, Садыхов, Шаренков

МПК: G06F 17/14

Метки: преобразования, функциям, хаара

...работают коммутатор 4, 45 ПЗУ 5 и счетчик 6 для размерности Н: по (Я+1)-му и (0+2)-му тактам к выходу устройства подключаются выход суммы сумматора-вычитателя 2 и выход блока 3 задержки соответственно пос- В 0 леднего яруса, а далее последовательно подключаются выходы блоков 3 задержки (-1)"го, (1-2)-го и т.д, яру-, сов, причем число тактов, на которое подключается выход блока 3 задержки д-го яруса, равно Б/2 .Таким образом, через М тактов на выходе коммутатора 4 последовательно формируются коэффициенты раэложез. 132Согласно (2) к массиву из Н отсчетов сначала применяют оператор 1 , а затем оператор 1 . Результат дей,8ствия оператора 1 может быть представлен в следующем виде: юй ВВоспользовавшись факторизацией (3),для Н = 4...