Устройство для реализации быстрых преобразований в базисах дискретных ортогональных функций

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (11) 51) 4 С 06 Р 15 3 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ИЗОБРЕТЕНИ ПИ ТЕЛЬСТВ(71) Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им. В,И, Ленина (72) А.Н. Карташевич и М,С, Курлянд (53) 681.32(088,8)(56) Авторское свидетельство СССР В 752347, кл. С 06 Р 15/31, 1978.Авторское свидетельство СССР У 1115060, кл. С 06 Р 15/332, 1983. БЫСТСКРЕТ(54) УСТР РЫХ ПРЕОБ НЫХ ОРТОР (57) Изобр вычислите пользован рации и и изобретен функцион ства за с образован тогональн ОЙСТВО ДЛЯ РЕАЛИЗАЦИИ РАЗОВАНИЙ В БАЗИСАХ ДИ ОНАЛЬНЫХ ФУНКЦИЙетение относится к области льной техники и может быть исо при решении задач фильтдентификации сигналов. Целью ия является расширение альных возможностей устройчет вычисления быстрых преий в базисах дискретных орых функций по проиэвольноа еН АВТОРСИОМУ С му основанию, По сравнению с прототипом в предлагаемом устройстве дополнительно реализуются преобразования в часто используемых базисахфункций Виленкина-Крестенсона (ВКФ),усеченных функций Виленкина-Крестенсона (УВКФ), Устройство содержитблок оперативной памяти, блок постоянной памяти, арифметический блок,блок коммутаторов, первый регистрсдвига, пересчетный блок, счетчикитераций, коммутатор, группу элементов И генератор синхроимпульсов,регистр сдвига, введены: сумматор,регистр хранения, умножитель комплексных чисел и вход задания кодоснования преобразования, Применние предлагаемого устройства позволяет оптимально подобрать длинувходной выборки за счет измененияоснования преобразования при обработке сигналов, а также приводит красширению реализуемых ортогональйых преобразований, используемыхпри идентификации и определении характеристик сигналов, 5 ил,1;Л 2 ОО 5 оставитель В. Коряковцевехред П.Сердюкова, Корректор А, Обру Пет едакто ираж 673 ственного комите 1 П з 273/49 ВНИИПИ Госуда по делам из 13035, Москва, сно СССР етении и открь 1 т 35, Раупская на ву дв производственно - полиграФическое предприя гие, г, Ужгород, ул, Проектная, 1292005Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при решении задачфильтрации и идентификации сигналов,Цель изобретения - расширение 5функциональных воэможностей устройства эа счет вычисления быстрых преобразований в базисах дискретных ортогональных Функций по произвольномуоснованию,10На фиг. 1 изображена структурнаясхема устройства; на Фиг. 2 - Функционапьная схема арифметического блока;на фиг, 3 - функциональная схема пересчетного узла; на Фиг, 4 - схемаэлементарной ячейки двоично-г-ичногосумматора (г - основание); на Фиг, 5 структура пересчетного блока,Устройство содержит блок 1 оперативной памяти, блок 2 постояннойпамяти, арифметический блок 3, группу 4 коммутаторов, первый регистр 5сдвига пересчетный блок 6 счетчик7 итераций, коммутатор 8, группу 9элементов И, генератор 10 синхроимпульсов, второй регистр 11 сдвига,сумматор 12, регистр 13 хранения,умножитель 14 комплексных чисел.Входы устройства Х , Х, и Х30соответственно первый, второй и третий входы задания режима устройства,Х - вход задания основания системызсчисления у, - выход устройства./ рифметический блок (Фиг. 2) содержит узел 15 буферной памяти, умножитель 16 комплексных чисел арифметического блока, накапливающийсумматор 17 комплексных чисел, первый 18 и второй 19 узлы пересчета, 4 Оузел 20 постоянной памяти, первый21, третий 22 и второй 23 элементы И,элемент ИЛИ 24, Формирователь 25 длительности импульсов, триггер 26, информационный вход Х 5, вход Х 6 сигнала управления памятью первый Х 7 ивторой ХЯ входы синхроимпульсов,вход Х 9 кода основания системы счисления г, выход 12 арифметическогоблока, 50Пересчетный узел состоит иэ двоичного счетчика 27, группы 28 сумматоров по модулю два, элемента ИЛИ 29.Элементарная ячейка двоично-т-ичногосумматора содержит первый 30 и второй 5531 сумматоры коммутатор 32 и элемент ИЛИ 33,Пересчетный блок 6 содерют пересчетный узел 34, В-триггер 35, носледовательную цепочку пересчетныхузлов 36 и 37, счетный вход Х 10, входХ 11 основания системы счисленияКоличество пересчетных узлов цепочкип, п=1 оВ,М, гдето - объем исходного массива,Пер е счетный уз ел двои чно-г-ично гопе р е счетно го блок а 6 содержит К-разрядный двоичный счетчик 27 (где 1 с=В вакс 1 -ма сиспользуемых в устройстве оснований),двоичный код на выхоце которого выражает г-ичную разрядную цифру в двоичном коде, схему сравнения на группе 28 из 1 сумматоров по модулю дваи 1-входовый элемент ИЛИ 29, на выходе которого Формируется сигналт-ичного переноса 1 этим же сигналомсбрасывается 1-разрядный двоичныйсчетчик 27), Сигнал г-ичного переноса формируется путем поразрядного сравнения двоичного кода навыходе счетчика 27 с двоичным кодомчисла г, задаваемым по входу Х 11,Пересчетиые узлы двоично-г-ичногопересчетного блока соединены междусобой так, что выход переноса узлапересчета ъ-го разряда подключен ктактовому входу узла пересчета (++1)-го разряда,Между первым 34 и вторым 36 г-ичными разрядами пересчетного блока6 включен триггер 35 в счетном режиме (Фиг. 5), Выходы переноса пересчетного блока 6 представляют собойгруппу выходов переноса пересчетныхузлов, начиная с второго, первыйвыход - выход триггера, Информаци.Эонный выход представляет собой груп-пу выходов разрядов пересчетного блока, Входы Х 11 пересчетных узлов(Фиг, 3) в пересчетном блоке 6 поразрядно соединены. и являются входом коэффициента пересчетного блока 6,Первым р е ги стр 5 сдви г а содержит идвоичных разрядов и, как и в известном устройстве, выполнен таким образом, что при подключении к входу направления сдвига. потенциала логического н 0 н разряды регистра сдвига устанавливаются в состояние логического "0", разряды регистра сдвига - в состояние логической "1", причем в старший разряд регистра по приходу тактового импульса записывается нулевая информация со сдвигом ранее запи 129005санной информации н сторону мпадптихразрядон,При подключении к входу направления сдвига потенциала логической 1разряды регистра устанавливаются нсостояние логического 0, причем ирегистр со стороны младшего разрядапо приходу тактового импульса осуществляется запись логической "1" сосдвигом ранее записанной информациив сторону старших раэрядон.Группа 4 коммутаторов содержит1 п селекторов на три канала (п групп,содержащих по 1 с селекторон), Причемг-й выход первого г-ичного разрядапересчетного блока 6 (хсзр) подключен к вторым входам г-го селектора всех и групп, 3-й выход (3+1)-гог-ичного разряда, начиная с второгоразряда, - к первому входу г-го селектора -й группы и третьему входу1-го селектора (+1)-й группы (.и) селекторов, К третьему входу-го селектора 3-й группы селекторовподключен д-й выход первого г-ичногоразряда пересчетного блока 6, первыевходы и - й группы селекторов подключаются к логическому уровню 0.Первые управляющие входы селекторов 1-й группы объединены и подключены к выходу- го разряда первого регистра 5 сдвига (1( и), второйуправляющий вход - к выходу (1-1)-горазряда, причем первые управляющиевходы и-й группы селекторов и вторыеуправляющие входы первой группы селекторов подключены соответственнок логическим уровням "1" и "0",Дноично-г-ичный сумматор 12 представляет собой группу из и элементарных ячеек (фиг. 4), каждая из которых содержит первый и второй двоичные 1-разрядные сумматоры 30 и 31,коммутатор 32 и элемент ИЛИ 33, Повходам Х 13 и Х 14 на первый сумматор30 поступают двоичные коды двухг-ичных цифр. Вход Х 12 является входом переноса гервого сумматора 30 ислужит входом переноса элементарнойячейки двоично-г-ичного сумматора.Параллельный выход первого сумматора 30 подключен к первому входу второго сумматора 31, на второй (инверсный) вход сумматора по входу Х 15поступает двоичный код числа г.Входы элемента ИЛИ 33 подключенык выходам переноса первого 30 и второго 31 сумматоров. Выход элементаИЛИ 33 является выходом переноса элементарной ячейки дноично-г-ичногосумматора и подключен к управляющему входу коммутатора 32, на входыкоторого заведены выходы перного 5 30 и второго 31 сумматоровПри состоянии логического 0 на управляющем входе коммутатора 32 на выходпередается информация с выхода первого сумматора 30, при состоянии О логической "1" - с выхода второгосумматора 31, Выход коммутатора 32является информационным выходом элементарной ячейки двоично-г - ичногосумматора 12.Вход переноса элементарной ячейки первого разряда двоична в г в ичсумматора подключен к логическому"0. Элементарные ячейки соединеныодна с другой таким образом, что 20 вход переноса элементарной ячейки(д+1)-го разряда, эа исключениемпервого разряда, подключен к выходупереноса элементарной ячейки .-горазряда. Двоично-г-ичный регистр 11сдвига представляет собой группу иэ1 п-разрядных двоичных регистровсдвига, причем в -й (Й.1) и-разрядный регистр записываются только.-е двоичные разряды п в разрядно 30 г-ичного числа,Умножитель 14 комплексных чиселпредназначен для выполнения операции умножения двух комплексных чисел, причем операция умножения вы 35 полняется при уровне логической 1на управляющем входе; при уровне логического "0 на управляющем входеоперация умножения не выполняется,В последнем случае на выход умножи 40 теля передается информация с выходаблока 1 оперативной памяти, поступающая по второму входу умножителя 14,Счетчик 7 итераций - двоичный45 счетчик разрядностью ш, где щ=1 о 8,п,Группа 9 элементов И содержит гпэлементов И, причем первые входы элементов И соединены и являются первымвходом, на вторые входы подается по 50 разрядная информация с выхода счетчика 7 итераций, (и)-входоный коммутатор 8 управляется параллельнымвыходом группы 9 элементов И.Генератор 10 синхроимпульсов гене 55 рирует две последовательности импульсов, причем частота импульсонна первом выходе генератора в г,иаэсраз больше частоты импульсов с второго выхода, Первый 18 и второй 19пересчетные узлы представляют собой элементарнь е ячейки двоично-г-ичного пересчетного блока (фиг, 3), Первый выход узлов 18 и 19 пересчета представляет собой группу выходов двоичных разрядов элементарной ячейки, второй выход - выход переноса.1Устройство для реализации быстрыхпреобразований в базисах дискретных 1 Оортогональных функций по произвольному основанию предназначено для вычисления вектораС=-Е Х,Итгде Х .= (Х Х . Х , ) - вектор размером И, представляющий исходные данные;С = (С, С, С) - вектор размером М, представляющий данные после преобразования;Е- матрица дискретных экспоненциальных функций (ДЭФ) с элементами 252 Ме= ехр(-1 - р. с); р,сО, 1-1,Для реализации вычислений быстрьхдискретных ортогональных преобразований в наиболее часто используемых ЗОбазисах: ДЭФ функций Виленкина-Крестенсона (ВКФ), усеченных функцийВиленкина-Крестенсона (УВКФ) матрица ДЭФ вычисляется как произведениедву матриц: 35в базисе ДЭФв базисах ВКФ и УВКФЕ,=1 Егде Е - матрица зкспоненциальных 40коэффициентов,Е, - матрица элементарного преобразования;1 - единичная матрица.Устройство работает следующим образом.При реализации быстрого преобразования в базисе ДЭФ на входах Х 1,Х 2 и Х 4 устройства установлен код101, На вход ХЗ подан двоичный кодчисла г, Исходный массив длинойзанесен в блок 1 оперативной памятив г-ично-инверсном порядке, В исходном состоянии пересчетный блок 6,счетчик 7 итераций, второй регистр11 сдвига, регистр 13 хранения и первый регистр 5 сдвига обнулены.Серия импульсов с второго выходагенератора 10 синхроимпульсов поступает на тактовый вход пересчетного блока 6, на информационном выходе которого формируется исходный двоично-г-ичный код, на первом выходе сигнал управления записью/считы-; - ванием блока 1 оперативной памяти,На управляющем входе коммутатора 8 задан нулевой код, (элементы И группы 9 закрыты) и к тактовым входам счетчика 7 итераций и первого регистра 5 сдвига подключен выход переноса элементарной ячейки старшего г-ичного разряда пересчетного блока 6. При этом на выходах двоичных разрядов счетчика 7 итераций формируется двоичный код номера итерации, а в первый регистр 5 сдвига со стороны младшего разряда заносится логическая "1" со сдвигом ранее записанной информации в сторону старших разрядов,Сигналы с параллельного выхода первого регистра 5 сдвига, поступая на управляющие входы селекторов группы 4 коммутаторов, преобразуют исходнъй двоичный код с параллельного информационного выхода пересчетного блока 6 в двоичный код адреса записии считывания операндов для определенной итерации преобразования с замещением и прореживанием по времени,Двоичный код с параллельного выходасчетчика 7 итераций поступает на управляющий вход второго регистра 11сдвига, на выходе которого в зависимости от номера итерации исходногодвоичного кода с информационного выхода пересчетвого блока 6 формируется ядро для вычисления с помощьюсумматора 2 и регистра 13 хранения.Фкада адреса множителей, извлекаемыхиз блока 2 постоянной памяти, Причемна первой итерации преобразованияп-разрядный регистр 11 сдвига осуществляет сдвиг информации, поступающейпо информационному входу на и разрядов в сторону старших разрядов, навторой итерации - на (и) разрядов,на третьей - иа (п,) и т,д,Считывание из блока 1 оперативной памяти осуществляется по ниэкому логическому уровню сигнала управления записью/считыванием, поступающему с первого выхода пересчетного блока 6, з апи сь - по высокому логическому уровню.В режиме считывания умножитель 1 Ч комплексных чисел производит умножение перзых г операндов, извлекаемых из блоха 1 оперативной памяти,292005на множители, извлекаемые из блока 2 постоянной памяти, полученные произведения заносятся в узел буферной памяти арифметического блока 3,В режиме записи арифметический блок производит элементарные преобразования. над полученными ранее произведениями и заносит в блок 1 оперативной памяти на место ранее извлеченных операндов новые операнды согласно алгоритму замещения. 1 О Е Экспоненциальные множители хранятся в блоке 2 постоянной памяти (отдельно синусы и косинусы), причем 15 область памяти, в которой хранятся множители для выбранного г определяется управляющим входом блока 2 постоянной памяти, комплексные операнды хранятся в блоке 1 оперативной 20 памяти отдельно как значения их действительной и мнимой частей. Регистр 13 хранения обнуляется переходом сигнала записи/считывания из низкого логического уровня в высокий. 25После записи в блок 1 оперативной памяти первых г новых операндов производится считывание очередных г операндов и занесение в арифметический блок 3 г произведений операндов З 0 на соответствующие им экспоненциальные множители, извлекаемые из блока 2 постоянной памяти, после чего в арифметическом блоке 3 производятся элементарные преобразования и в блок 1 оперативной памяти заносятся оче- редные г новых операндов на место ранее извлеченных.После окончания первой итерации сигналом переноса старшего разряда 40 пересчетного блока 6 в первом регистре 5 сдвига происходит сдвиг информации в сторону старших разрядов с занесением "111 в младший разряд, содержимое счетчика 7 итера- . 4 ций увеличивается на единицу и устройство переходит к выполнению следующей итерации преобразования.При реализации быстрого преобразования в базисе ВКФ на входах Х 1, Х 2 и Х 4 устройства установлен код 000, Исходный массив длиной Н занесен в блок 1 оперативной памяти в прямом порядке, Таким образом, при выполнении преобразования в базисе ВКФ работа устройства отличается от работы при выполнении преобразования в базисе ДЭФ только порядком расположения исходной информации в блоке 1оперативной памяти, отсутствием операции умножения на экспоненциапьныемножители в режиме считывания и работой первого. регистра 5 сдвига.В данном случае в исходном состоянии.разряды первого регистра 5 сдвига устанавливаются в состояние логической"1 , причем в старший разряд регистра по приходу тактового импульса натактовый вход осуществляется записьнулевой информации со сдвигом ранеезаписанной информации в сторонумладших разрядов,При реализации быстрого преобразования в базисе УВКФ на входах Х 1,Х 2 и Х 4 устройства установлен код010. Исходный массив длинной И занесен в блок 1 оперативной памяти впрямом порядке. При выполнении преобразования в базисе УВКФ работа устройства отличается от работы устройства при выполнении преобразованияв базисе ВКФ тем, что количество выполняемых элементарных преобразованийуменьшается с увеличением номера итерации, Это осуществляется следующимобразом. Двоичный код с выхода счетчика 7 итераций через группу И 9 элементов (на вход Х 2 подана логическая"1") поступает на управляющий входкоммутатора 8. В результате на первой итерации к тактовым входам первого регистра 5 сдвига и счетчика 7итераций подключен выход перенОсаэлементарной ячейки старшего разряда пересчетного блока 6,На последующих итерациях номерразряда пересчетного блока 6, чейвыход переноса коммутатором 8 подключается к тактовым выходам первогорегистра 5 сдвига и счетчика 7 итераций, уменьшается на единицу отитерации к итерации,Арифметический блок 3 (фиг. 2)предназначен для выполнения элементарного дискретного преобразования,которое заключается в умножении матрицы столбца иэ г элементов на квадратную матрицу Е, элементарного преобразования по модулю г:2 Мгде 1 ехр (- - ).тАрифметический блок 3 работает следующим образом.В исходном состоянии первый 18 и второй 19 узлы пересчета, накапливающий сумматор 17 комплексных чисел и триггер 26 обнулены По входу кода основания системы счисления арифметического блока (Х 9) задается двоичный код числа г, по которому устанавливается режим счета узлам 18 и 19 пересчета и выбирается область памяти узла 20 постоянной памяти, в которой хранятся экспоненциальные коэффициенты для элементарного преобразования (отдельно синусы и косинусы для выбранного г),По низкому логическому уровню сигнала записи/считывания, поступающему по входу арифметического блока 3 (Х 6), в узел 15 буферной памяти по адресу с выхода первого узла 8 пересчета записываются с выхрда умножителя 14 комплексных чисел первые г произведении операндов, извлеченных из блока 1 оперативной памяти, и соответствующих им экспоненциальных множителей, извлеченных из блока 2 постоянной памяти. При низком логическом уровне сигнала записи/считывания на тактовый вход первого узла 18 пересчета по первому тактовому входу Х 7 через второй элемент И 23 и элемент ИЛИ 24 подаются тактовые импульсы с второго выхода генератора 10 синхроимпульсов, В этом случае адресация узла 15 буферной памяти производится в такт адресации блока 1 оперативной памяти.При переходе устройства в режим записи в арифметический блок по входу Х 6 на управляющий вход узла 15 буферной памяти подается высокий логический уровень, в результате чего узел 15 буферной памяти переходит в режим считывания. Зтим же уровнем открывается первый элемент И 21, через который на вход формирователя 25 длительности импульсов подаются тактовые импульсы по входу Х 7 с второго выхода генератора О синхроимпульсов, На выходе триггера 26 по заднему фронту первого же короткого импульса с выхода формирователя 25 формируется высокий логи р д э р с щдющий прохождеческий уровень, нне нд тактовый 8 лсресчетд го рониздпии Х 8 гри через третий эле ИЛИ 24 тактовых вход первого узлавторому входу сикхфметического блокамент И 22 и элемент импульсов с первогод О синхроимпульсов,выхода генератор По первому тактовому импульсуервый узел Я пересчета формируеткод адреса сомножителей первого произведения, хранящегося в узлах 20постоянной памяти и 15 буферной памяти. Оба комплексных числа перемножаются в умножителе 16 комплексных чисел арифметического блока, Полученное произведение суммируетсяв накапливающем сумматоре комплексных чисел с ранее накопленной информацией (на первом такте с нулевойинформацией).,Эта процедура повторяется г раэ,после чего накопленная в накапливающем сумматоре 17 комплексных чиселинформация по выходу У 2 записываетсяв блок 1 оперативной памяти на месторанее извлеченного первого операнда,сигнал переноса с второго выхода первого узла 18 пересчета обнуляет накапливающий сумматор 17 комплексных формула изобретения Устройство дЬя реализации быстрых преобразований в базисах дискретных ортогональных функций, содержащее блок оперативной памяти, блок постоянной памяти, группу коммутаторов, первый и второй регистры сдвига, счетчик итерации, коммутатор, группу элементов И, генератор синхроимпульсов, причем гругпд адресных входов блока оперативной памяти сое 50 55 чисел и прирашивает нд единицу содержимое узла 19 пересчета, Арифметическии блок переходит к вычислениюследующего нового операнда для блока1 оперативной памяти,После вычисления и занесения вблок 1 оперативной памяти г операндов по сигналу переноса второго узла19 пересчета, поступающему на тактовый вход триггера 26, в триггер запи- сывается нулевая информация, в результате чего арифметический блокподготавливается к приему новых гпроизведений и вычислению очередныхг операндов для бл"кдоперативнойпамяти 1, 1292005 2динена с выходами коммутаторов группы, к управляющим входам которых под -ключен информационный выход пер во горегистра сдвига, тактовый вход которого соединен со счетным входом счетчика итераций и с выходом коммутатора, группа управляющих входов коммутатора подключена к выходам элементов И группы, первые входы которыхсоединены с информационными выходами 0счетчика итераций, вторые входы элементов И группы объединены и являютсяпервым входом задания режима устройства, вход кода сдвига первого регистра сдвига подключен к второму 5входу задания режима устройства,входы кода сдвига второго регистрасдвига подключены к выходу регистраитераций, о т л и ч а ю щ е е с ятем, что, с целью расширения функциональных возможностей устройстваза счет вычисления быстрых преобразований в базисах дискретных ортогональных Функций по произвольномуоснованию, в него введены сумматор,регистр хранения, умножитель комплексных чисел, пересчетный блок,арифметический блок, который содержит узел буферной памяти, умнолителькомплексных чисел, накапливающий 30сумматор комплексных чисел, первыйи второй узлы пересчета, узел постоянной памяти, первый, второй итретий элементы И, элемент ИЛИ, формирователь длительности импульсов,триггер, причем информационный входузла буферной памяти соединен с выходом умножителя комплексных чисел,выход узла буферной памяти соединенс первым входом умножителя комплексных чисел арифметического блока,второй вход умножителя комплексныхчисел арифметического блока соединенс выходом узла постоянной памяти,первая группа адресных входов которого соединена с входами коэффициентапересчета первого и второго узловпересчета и подключена к входам за-дания основания системы счисЛенияустройства, первый вход первого эле.мента И соединен с входом записи/считывания узла буферной памяти, с инверсным входом второго элемента Ии подключен к первому выходу пересчетного блока, выходы второго и 55третьего элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которогосоединен со счетным входом первого узла пересчета и с входом синхронизации накапливающего сумматора комл 1 лексных чисел, выход переполнения первого узла пересчета подключен к входу обнуления накапливающего сумматора комплексных чисел и счетному входу второго узла пересчета, выход переполнения которого соединен с входом синхронизации триггера, выход триггера подключен к первому входу третьего элемента И, второй вход которого подключен к первому выходу генератора синхроимпульсов, второй вход .первого и прямой вход второго элементов И подключены к второму выходу генератора синхроимпульсов, выход первого элемента И подключен к входу формирователя длительности импульсов, выход которого соединен с входом установки в триггера, информационный вход триггера подключен к входу нулевого потенциала устройства, информационные выходы первого узла пересчета подключены к адресным входам узла буферной памяти и к второй группе адресных входов узла постоянной памяти, информационные выходы второго узла пересчета соединены с третьей группой адресных входов узла постоянной памяти, выход умножителя комплексных чисел арифметического блока соединен с информационным входом накапливающего сумматора комплексных чисел, выход которого подключен к информационному входу блока оперативной памяти и к выходу устройства, вход синхронизации регистра хранения и счетный вход пере- счетного блока подключены к второму выходу генератора синхроимпульсов, вход обнуления регистра хранения и вход записи/считывания блока оперативной памяти подключены к управляющему входу. пересчетного блока, информационные выходы пересчетного блока подключаются к информационным входам коммутаторов группы и второго регистра сдвига, выходы переноса пересчетного блока подключаются к информационным входам коммутатора, входы коэффициента пересчета пере- счетного блока, входы основания системы счисления сумматора и первая группа адресных входов блока постоянной памяти подключены к входам задания основания системы счисления устройства, вторая группа адресных входов блока постоянной памяти и входы первого слагаемого сумматора сое 1292005динены с выходами регистра хранения,информационный вход которого подключен к выходу сумматора, вход второгослагаемого которого соединен с выхо -дом второго регистра сдвига, управляющий вход умножителя комплексныхчисел является третьим входом задания режима устройства, причем пересчетный блок содержит счетный триггег,и и гересчетных узлов, каждый из которых содержит счетчик, группу сумматоров по модулю два, элемент ИЛИ,причем информационный выход счетчикаявляется информационным выходом пересчетного узла, первые входы сумматоров по модулю два группы подключены к информационным выходам счетчика, входы коэффициента пересчета пересчетного узла подключены к вторымвходам сумматоров по модулю два группы, выходы которых подключены к входам элемента ИЛИ, инверсный выход которого соединен с,входом обнулениясчетчика и с выходом переноса пересчетного узла, счетный вход счетчика является счетным входом пересчет- ного узла, счетный вход первого пересчетно го узла соединен со счетным входом пересчетного блока, выход переноса первого пересчетного узла подключен к входу счетного триггера, выход которого соединен с управляюпим выходом пересчетного блока и со счетным входом второго пересчетного узла, выходы переноса пересчетных узлов, начиная с второго, соединены соответственно с выходами переносов пересчетного блока, причем выход 15 переноса -го пересчетного узла(2 с 1 сп) соединен со счетным входом (1.+1)-го пересчетного узла, информационные выходы всех пересчетных узлов являются информационными выхо дами пересчетного блока, входы коэффициентов пересчета всех пересчетных узлов подключены к входам коэффициента пересчета пересчетного бло