Устройство для быстрого преобразования фурье

(51)4 С 06 Р 15 332 ЗСРГоцл,; ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ВЯ 1 Х.; ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Кухарев Г, А. и др, Процессор быстрого преобразования Фурье для обобщенного спектрального анализа сигналов, Л,: Изд-во ЛДНТП, 1982.Авторское свидетельство СССР В 660057, кл, С 06 Р 15/332, 1979. (54) УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ 801304034 А 1(57) Изобретение относится к вычислительной технике и может быть использовано при построении устройств,реализующих алгоритм быстрого преобразования Фурье, Цель изобретения -повышение быстродействия, Поставленная цель достигается за счет того,что устройство содержит вычислительные модули 1, каждый из которых содержит блок синхронизации 2, коммутаторы 3-1-3-К, арифметический блок 4,блоки постоянной памяти 5, блок памяти 6-1-6-К, 7-1-7 К, 1 з.п. ф-лы,7 ил,1304034 цъф",, ЪT Составитель А, БарановТехред В.Кадар Корректор М, Пожо Редактор Е, Копча Заказ 1313/50 Тираж 673 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/51304034 1 р;р=1 Я/К 1Изобретение относится к вычислительной технике и может быть использовано при построении устройств, реализующих алгоритм быстрого преобразования Фурье (БПФ).5Цель изобретения - повышение быстродействия устройства для быстрогопреобразования Фурье,На фиг, 1 изображена функциональная схема устройства для быстрого преобразования фурье; нафиг, 2 - функциональная схема вычислительного модуля; на фиг, 3 " функциональная схема арифметическогоблока; на фиг. 4 - функциональная 15схема блока синхронизации;на фиг. 5 -граф алгоритма БПФ с однороднойструктурой на всех итетрациях; нафиг, 6 - временная диаграмма выполнения базовых операций алгоритма БПФ; 20на фиг, 7 - временная диаграмма работы блоков памяти,Устройство (фиг. 1) содержит вычислительйые модули 1,1-1,К,Вычислительный модуль (фиг. 2) содержит блок 2 синхронизации, коммутаторы 3-1 - З-К, арифметический блок4, блоки 5 постоянной памяти, блоки6,1-6,К, 7,1-7 К памяти.Арифметический блок (фиг, 3) содержит регистры 8- 15, блоки 16-18 перемножения, блоки 19-22 суммирования,блок 23 перемножения, блоки 24-27суммирования, регистры 28-35.Блок 2 (фиг, 4) содержит элементыИ 36-1-36-1, счетчик 37 адресов весовых коэффициентов, элементы И 38 и39, элемент НЕ 40, элементы И 41 в 1-41-К, элемент ИЛИ 42, элементы И 43- 1-43-(ш), элементы И 44-1-44-К, 40элементы И 45-1-45-К, элементы И 46-1-46-К, дешифратор 47, 0-триггер48, дешифратор 49, П-триггеры 50-1-50-К, дешифратор 51, элемент НЕ 52,счетчик 53 отсчетов, счетчик 54 итераций, сигналы 55-68 на выходах соответствующих блоков,Устройство быстрого преобразования Фурье работает следующим образом, 50Перед началом вычислений отсчетывходного сигнала (9), 8=1,20-1,распределены последовательно группами по К/К отсчетов в блоки 6-1-6-Кпамяти всех вычислительных модулей 55так, что в г.-м блоке памяти б-г.3-го вычислительного модуля 1- нагходятся Я/К отсчетов входного сигналас номерами 211 . И8 = - Ц) + -( - 1) +р,К К Устройство реализует вычислениепо алгоритму БПФ основания К с однородной структурой, у которого адресация записи и считывания обрабатываемой информации не зависит от номера итерации (см, на фиг, 5 графалгоритма БПФ с однородной структурой для И=16, К=4), Вследствие однородности графа алгоритма БПФ связимежду вычислительными блоками остаются фиксированными в процессе вычислений, Если пронумеровать базовые операции у графа алгоритма БПФсверху вниз (фиг, 5), то 1-й вычислительный модуль 1 - 1 (3=1,2,К) будет выполнять базовые опеМрации с номерами (1 - 1) -г + 1, 1=1, И/КНа первой итерации алгоритма БПФпо управляющему сигналу считыванияот блока 2 управления (сигнал 65 нафиг. 7) из блока б-б-К памяти вычислительных модулей считываютсяоперанды на выходные шины, В соответствии со связями между вычислительными модулями 1 - 14-1-К, приведеннымина фиг, 1, на входы 1-го вычислительного модуля 1-1 Ц =1,2К) приэтом по К шинам поступают К операндов из блоков 6-3 памяти всех К вычислительных модулей, которые далеепропускаются через коммутаторы 3-14-3-К на входы арифметического блока4 для выполнения базовой операцииалгоритма БПФ,Арифметический 5 лок 4, реализующийвычисления базовой операции алгоритма БПФ с основанием К, может строиться по любой из известных схем,Вариант построения арифметическогоблока 4 для К:=4 показан на фиг, 3.Регистры 8-15 арифметического блока 4 предназначены для приема и хранения входных операндов, поступающихиз блоков памяти дпя выполнения базовых операций алгоритма БПФ. Группырегистров 8-11 и 12-15 находятся взависимости от номера выполняемой базовой операции поочередно в режимахзаписи и хранения информации, Так,если для выполнения -й базовой операции входные операции записываютсяв регистры 8-11 по управляющему сигналу записи от блока 2 (сигнал 55 на3 13040фиг6), то на следующем такте считывания информации из блоков памяти вычислительных модулей группа входныхоперандов для выполнения (+1,)-йоперации запишется в регистры 12-155(по управляющему сигналу 56 на фиг. 6),а в это время регистры 8-11 используются для формирования результатаь-й базовой операции, Затем для формирования результата (+1)-й базовой 10операции используется содержимое регистров 12-5, а очередная группавходных операндов для выполнения(х+2)-й базовой операции записывается в регистры 8-11 и т,д, 15При выполнении базовой операцииалгоритма БПФ умножение входных операндов на весовые коэффициенты вида( 2 ЙФЯ = ехр (-1 - 1), где 1 = 4 -1, производится йа волоках 16-18 перемножения, Соответствующие значения весовых коэффициентов поступают из постоянного запоминающего устройства,Блок 23 перемножения выполняет умножение на фиксированное значениеий= -1 и может быть реализован наюоснове коммутаторов и инверторов.Суммарно-разностные операции выполняются на блоках 19-22, 24-27 суммирования,Результаты базовых операций, формируемые на выходах блоков 24-27суммирования, записываются поочередно в группы регистров 28-31 (по управляющему сигналу 58 на Фиг. 6) илив группы регистров 32-35 (соответственно по управляющему сигналу 59на фиг, 6), Если результаты произвольной (-1)-й базовой операции записываются в регистры 28-31, то наследующем такте производится перезапись их содержимого в блоки памятивычислительного модуля, а в это время результаты следующей 1-й базовой 45операции записываются в регистры 3235, Затем выполняется перезапись вблок памяти содержимого регистров 3235, а в регистры 28-31 записываютсярезультаты (+1)-й базовой операции 50и т,д,При выполнении перезаписи результатов базовых операций в блоки памяти из группы регистров 28-31 или 3235 по одной общей шине (фиг. 3) поочередно выход одного из регистровпереводится иэ третьего состояния намомент записи его содержимого в блоки памяти. На фиг6 позициями 60-134 4-60-4 обозначены управляющие сигналы последовательного перевода из третьего состояния выходов регистров 28-31, а позициями 61-1-61-4 - соответственно управляющие сигналы последовательного перевода из третьего состояния выходов регистров 32-35,Согласно временной диаграмме выполнения базовых операций алгоритма БПФ конвейерного режима обработки информации одновременно производится запись входных операндов в регистры 8- 11 или в регистры 12-15 для выполнения произвольной 1-й базовой операции, вычисление (3-1)-й базовой операции с последующим запоминанием результатов вычислений в регистрах 28-31 или в регистрах 32-35 и запись в блоки памяти результатов Ц)-й базовой операции, Поскольку за время выполнения произвольной базовой операции (на фиг, 61 позицией 57 обозначены временные интервалы, затрачиваемые арифметическим блоком 4 на формирование результатов базовой операции) в блоки 7-14-7-К памяти записывается К операндов, а из блоков 6-1-6-К памяти вычислительных модулей 1-1-1 - К считывается для выполнения следующей базовой операции лишь по одному операнду, то, следовательно, темп записи результатов вычислений, поступающих по одной шине в блоки 7-1-7-К памяти в К раз выше, чем темп считывания информации операндов в арифметический блок 4 из блоков 6-1-6 - К памяти. На фиг, 6 позициями 62 и 63 обозначены соответственно частота записи и частота считывания информации из блоков памяти вычислительных модулей, Из-за начальной задержки конвейерной обработки информации, реализуемой в вычислительных модулях, начало записи в блоки памяти результатов вычислений задержано относительно начала считывания в арифметический блок входных операндов на 2 Т, где Т - гериод считывания информации из блоков памяти, что, в свою очередь, эквивалентно задержке 2 К периодов записи информации в блоках памяти, По этой причине на фиг. 7 управляющие сигналы записи 66-1-66 в блок памяти 7-1- -7-40 К=4) сдвинуты на 8 периодов записи относительно управляющего сигнала 65 считывания из блоков 6-1-6-4 памяти. Результаты вычислений первой итерации алгоритма БПФ записываются5 "13040Япоследовательно по И/К операндов вблоки 7-1-7-К памяти вычислительныхблоков, первые 11/К операндов записываются в блоки 7-1 памяти, следующиеБ/К операндов - блоки 7-2 памяти и5т,д, При такой организации записирезультатов вычислений в каждом блоке 7- памяти 1-го вычислительногомодуля 1-1 (,1=1,2,К) запоминаются операнды, которые, как следуетиз приведенных на фиг, 1 связей между вычислительными модулями, будутиспользоваться на следующем этапевычислений в -м вычислительном модуле 1- по 1-й входной шине, Это позваляет при выполнении следующей итерации алгоритма БПФ реализовать одновременное поступление операндов повсем К входным шинам вычислительныхмодулей и снизить в К раз темп обмена информацией между вычислительнымимодулями по сравнению с темпом записи из арифметического блока 4 в блоки памяти, осуществляемой по однойшине внутри вычислительных модулей. 25Разная скорость следования информации внутри и между вычислительнымимодулями хорошо согласуется с конструктивным построением аппаратуры,Поскольку информационные шины, связывающие вычислительные модули, обычно имеют существенно большую длину,чем шины внутри блоков, то соответственно темп следования информациивнутри вычислительных блоков можетбыть значительно выше, чем темп обмена информацией между вычислительными модулями,На второй итерации алгоритма БПФпроизводится считывания операндов щиз блоков 7-1-7-К памяти вычислительных модулей, а запись результатоввычислений - в блоки 6-1-б-К памяти (на фиг, 7 позицией 67 обозначенуправляющий сигнал считывания информации из вычислительных модулей 7-1-7-К, а позициями 68-1-68-4 - управляющие сигналы записи информации вблоки 68-1-68-К памяти для К=4 Чередование режимов записи считыванияблоков 6-1-6-К,7-1-7-К памяти выполняется и на последующих итерациях,Окончательный результат - И коэффициентов дискретного преобразованияфурье входного сигнала записываютсяв блоки памяти вычислительных модулей после п/1 с итераций алгоритма БПФ.Для выполнения вычислений по алгоритму БПФ в блок 5 постоянной па 34 6мяти каждого вычислительного модулязаписывается матрица весовых коэффи, е 1 2 йциентов И, где Я = ехр 1-1 .е), Принвыполнении любой базовой операции изблока 5 постоянной памяти считывается строка матрицы У. Порядок адресовсчитывания строк матрицы в соответствии с алгоритмом БПФ формируетсяна выходах элементсв И 36-1-36-1 исчетчика 37 адресов весовых коэффициентов, Из алгоритма БПФ основанияК с нормальным порядком входных отсчетов и двоично-инверсным порядкомвыходных отсчетов следует, что напроизвольной 1-й итерации базовыеоперации можно разбить на К групптак, что в каждой из групп базовыеоперации имеют одни и те же значениявесовых множителей,Порядок следования весовых коэффициентов на любой итерации подчиняется правилу двоичной инверсии(см, фиг, 5 для К=16,К=4), Для формирования адресов строк матрицы весовых коэффициентов в соответствиис этим правилом используются сигналыразрядов счетчика .17 и сигналы свыходов элементов И 36-1-36-Е при-.чем сигнал 1.-го разряда счетчика 37адресов весовых коэффициентов (1=1,2 и) используется в качестве(ис+1-1.)-го разряда адреса строкиматрицы И, а и качестве 1-го разряда адреса строки матрицы Я (3 =1,2,,1) - сигнал с 1-го элементаВ 36-3,Формирование адресов строк матрицы весовых коэффициентов М в зависимости от номера итерации алгоритмаБПФ управляется дешифратором 47, который вырабатывается на своем 1-мвыходе (а=1,2н) логический уровень "1" на время прохождения 1.-йитерации,Из алгоритма БПФ следует, что на(1,2 ш)-й итерации во всех вычислительных модулях одновременновыполняются базовы операции с одинаковыми весовыми множителями, а натп-й итерации в вычислительных модулях для выполнения базовых операцийиспользуются разные группы весовыхмножителей, Для реализации считывания на ш-й итерации в вычислительныхмодулях различных:"рупп весовых коэффициентов, зависящих от номера вычислительного модуля, используютсяэлементы И 36-1-36-1 с, на первые вхо1304034 ды которых подается сигнал с ш-го выхода дешифратора 47, а на второй вход 1-го элемента И (1=1,2. . .тп) 36-1 подается (К+1-1)-й разряд двоичного хода, соответствующего номеру вычислительного модуля, Так, первому вычислительному модулю 11-12 соответствует двоичный код 00000, второму вычислительному модулю 1-2 двоичный код 00000 и т,д, На т-й 10 итерации сигнал с ш-го выхода дешифратора 47 имеет логический уровень "1", и на выходы элементов И 36-1 - -36-1 пропускаются двоичные коды номеров вычислительных модулей. На ос тальных (1,2 ш 1)-х итерациях с ш-го выхода дешифратора 47 на первые входы элементов И 36-1-36 поступает логический уровень "0", При этом выходы элементов И 36-1-36-1 20 находятся в нулевом состоянии и во всех вычислительных модулях из блоков постоянной памяти считываются одинаковые значения весовых коэффициентов, Для считывания в необходи мом порядке в соответствии с алгоритмом БПФ строк матрицы И используются разряды счетчика 37, Перед началом вычислений каждой итерации алгоритма БПФ счетчик 37 адресов весо вых коэффициентов устанавливается в 1нулевое состояние. На 1-й итерации алгоритма БПФ счетчик 37 адресов весовых коэффициентов не изменяет своего состояния, поскольку на его счет ном входе присутствует логический 0, При этом для выполнения базовых операций во всех вычислительных модулей используется 1-я строка матрицы весовых коэффициентов Р, Во время выполнения 2-й итерации алгоритма БПФ на счетный вход счетчика адресов весовых коэффициентов 37 через элемент И 43-1 и элемент ИЛИ 42 пропускается сигнал с (и+1)-го разряда счетчи ка 53 отсчетов, В результате на 2-й итерации счетчик 37 адресов весовых коэффициентов изменит свое состояние К раз и сформируется К адресов строк весовых коэффициентов для выполнения 50 К групп базовых операций.Аналогично для считывания на -й итерации (1=2,3ш) К фстрок матрицы Г на счетный вход счетчика адресов весовых коэффициентов 37 про пускается через элемент И (43-д) и элемент ИЛИ 42 сигнала с (и-Ж+1)-го разряда счетчика отсчетов. 8Управление вычислительным процессом осуществпяется по сигналам отблока 2 синхронизации, Все управляющие сигналы от блока 2 можно разбитьна две группы; сигналы управления выполнением базовых операций алгоритмаБПФ в арифметическом блоке 4 (фиг, 6)и сигналы управления режимами записи-считывания блоком памяти (фиг, 7).Считывание информации из блоков6-1-6-К и 7-1-7-К памяти для выполнения базовых операций осуществляетсясоответственно по сигналам 65 и 67(см, фиг. 7). Поскольку частота считывания операндов в К раз меньше,чем частота записи, то для формирования импульсов записи в блоки памятииспользуется сигнал с 1-го разрядасчетчика 53 отсчетов, а для формирования сигнала считывания - сигнал с(1+1)-го разряда счетчика 53 отсчетов, где 1 с=1 оя,К. При формированииуправляющего сигнала считывания изблоков 7-1-7-К памяти сигнал (1+1)-горазряда счетчика 53 отсчетов селектируется на элементе И 38 сигналом1-го разряда счетчика 54 итераций,а для считывания из блоков 6-1-6-Кпамяти соответствующий управляющийсигнал образуется путем селекции наэлементе И 39 сигнала ф+1)-го разряда счетчика 53 отсчетов инверснымсигналом 1-го разряда счетчика итераций, поступающим с выхода элементаНЕ 40,Для формирования управляющих импульсов записи в блоки 6-1-6-К памяти входы элементов И 44-1-44-Кподаются сигналы соответственно с(1-К)-го выхода дешифратора 49, атакже сигнал с выхода 1-го разрядасчетчика 53 отсчетов и сигнал 1-горазряда счетчика 54 итераций, Выходные сигналь 1 дешифратора 49 представляют собой последовательно сдвинутые импульсы 1-го разряда счетчикаотсчетов. Для их формирования на входы дешифратора 49 подаются сигналы(и+ 1) - (и) - го разряда счетчикаотсчетов, На выходах элементов И 44-1-44-К при этом формируются управляющие сигналы записи (на фиг. 7 дляК=4 - сигналы 66-1-66-4), Сдвиг начала записи в блоки 6- 1-6-К памяти относительно начала считывания информации из блоков 7-1-7-К памяти назадержку конвейера выполняется путемсоответствующего сдвига сигналов с9 13040 выхода дешифратора 49 на Р-триггерах 50-1 "50-К и сигнала 1-го разряда счетчика итераций на. Р триггере 48. При этом в качестве сдвигающих импульсов подаваемых на С-входы РЭтриггеров 48,50-1-50-К, используется сигнал с (1+2)-го разряда счетчика 53 отсчетов, за счет чего обеспечивается задержка на два интервала считывания из блоков памяти, 10Формирование управляющих импульсов записи в блоки 7-1-7-К памятиосуществляется аналогичным образом на элементах И 45-1-45-К, подаетоя сдинутый на начальную задержку конвейера инвертированный сигнал 1-го разряда счетчика 54 итераций с инверсного выхода Р-триггера 48.В качестве управляющего сигнала записи входных операндов в регистры 20 8-11 и сигнала записи результатов выполнения базовой операции алгоритма БПФ в регистры 28-31 (на фиг, б соответственно сигналы 55 и 58) используется сигнал с выхода элемента 25 И 46-К (К=4) на вход которого по.дается сигнал с К-го выхода дешифратора 51 и проинвертированный сигнал (1;+1) -го разряда счетчика отсчетов, поступающий с выхода элемента НЕ 52, Аналогично в качестве сигналов записи информации в регистры 12. 15 и 32-35 (на фиг, 6 соответственно сигналы 56 и 59) используют сигнал с выхода элемента И 41-К, на1входы которого подается сигнал сК-го выхода дешифратора 51 и непосредственно сигнал с выхода (1 с+1)-го разряда счетчика 53 отсчетов,Для управления последовательной д 0 перезаписью результатов базовойоперации из регистров 28-31 блоки памяти (сигналы 60-1-60-4 на фиг. б для К 4) используются сигналы с выходов дешифратора 51, которые селек- д 5 тируются проинвертированным на элементе НЕ 52 сигналом (К+1)-го разряда счетчика 53 отсчетов на элементах И 46-1-46-К, При формировании управляющих сигналов перезаписи инфор мации из регистров 32-35 н блоки памяти (соответственно сигналы 6-1-61-4 на фиг, 6) сигналы с выходов дешифратора 51 селектируются сигналом с (1 с+1)-го разряда счетчика 53 отсчетов.Наличие коммутаторов 3-1-3-К(фиг, 2) позволяет выполнять автономно каждому вычислительному модулю 1 1 34 1 О(1=1,2 К) БПФ размером 11/К, В режиме автономной работы в каждом вычислительном модупе 1-1 (1.=1,2К)коммутаторы 3-1-3-К пропускают сигналы с выходов внутренних блоков памяти на входы арифметического блока 4,и отсутствует обмен информацией междувычислительными мэдулями 1 - 1-1-К. Приэтом описанное управление вычислительным процессом, рассчитанное навыполнение всем многопроцессорнымустройством БПФ размером И, полностьюсоответствует выполнению каждым вычислительным модулем в режиме автономной работы БПФ размером М,Формула изобретения1. Устройство цля быстрого преобразования Фурье, содержащее К(Г - размер преобразования устройства) вычислительных модулей, каждый из которых содержит арифметический блок и четыре блока памяти, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в каждый вычислительный модуль введены К коммутаторов, 2 Кб.псков памяти, блок синхронизации и блок постоянной памяти, причем информационные входы первой группы 1.-гэ (1.=1,К) коммутатора являются вхоцами 1-й группы вычислительного модуля, а выходы группы 1-го коммутатора подключены к соответствующим вхо,цам 1-го операнда арифметического б.пока, управляющие входы коммутаторов объединены и подключены к выходам первой группы блока синхронизации, входы группы весовых коэффициентов арифметического блока подключены к соответствующим выходам группы блэка постоянной памяти адресные вхэды группы которого подключены к соответствующим выходам второй группы блока синхронизации, информационные входы группы 2 К блоков памяти объединены и подключены к соответствующим информационным выходам группы арифметического блока, информационные выходы группы 1.-го и (+К)-го блоков памяти объединены и подключены к соответствующим информационным входам второй группы 1-го коммутатора и являются выходами 1-ой группы вычислительного модуля, управляющие входы группы блоков памяти подключены к соответствующим выходам третьей группы блока синхронизации, входы блоков синхэонизации группы11 13040 всех вычислительных модулей соответственно объединены и являются тактовыми входами группы устройства, выходы Б-ой группы Ч-го вычислительного модуля Я,Ч=1,К) подключены к со 5 ответствующим входам Ч-й группы Б-го вычислительного модуля,2, Устройство по и, 1, о т л и - ч а ю щ е е с я тем, что блок син хронизации содержит (4 К+щ+1+1) элементов И, (1 с=1 о К, щ=п/1 с, п=1 оаМ, М - размер преобразования вычислительного блока, элемент ИЛИ, два элемента НЕ, три дешифратора, К+1+П триггеров, счетчик отсчетов, счетчик итераций и счетчик адресов весовых коэффициентов, причем 3-й (3=1 Р р=од,пщ) вход первого дешифратора подключен к выходу 3-го разряда счет чика итераций, счетный вход которого подключен к выходу переполнения счетчика отсчетов, (Я+1)-й выход первого дешифратора (8=1,щ) подключен к первому входу Б-го элемента И, вы ход которого подключен к Б-му входу элемента ИЛИ, выход которого подключен к счетному входу счетчика адресов весовых коэффициентов, выходы разрядов которого являются соответ ствующими выходами первой группы блока, второй вход т 1-го элемента И (1= =1,щ) подключен к входу (и-(т 1+1)К+ +1)-го разряда счетчика отсчетов, второй вход (щ)-го элемента И под ключен к входу 1-го разряда счетчика отсчетов, первые входы (щ+1-1)-х элементов И (1=1,1) объединены и подключены к щ-му выходу первого дешифратора, а выходы (щ-1)-х элементов 40 И являются соответствующими выходами второй группы блока, второй вход (щ+1-1)-го элемента И является так 34 12товым входом блока, С-входы (К+1)Птриггеров объединены и подключены квыходу (1+2)-го разряда счетчикаотсчетов, (С-й(С=1 1 т,) подключен квыходу (ит+с)-го разряда счетчикаотсчетов , С-й выход второго дешиф ратора подключен к 0-входу С-гоП-триггера, выход которого подключенк вторым входам (щ+Е+й)-го и (щ+К++1+С)-го элементов И, выходы которых являются соответственно выходами третьей группы блока, а третьивходы (тп+1 с)-го и (щ+К+1 с+с) - гоэлементов И подключены к выходу первого разряда счетчика отсчетов, первые входы щ+К+Сэлементов И подключены к выходу (К+1)-го П-триггера,первые входы (щ+К+Е+т:-1)-х элементовИ подключены к инверсному выходу(1+1)-му разряду счетчика отсчетов,второй вход (тп+1+2 К+1)-го элементаИ подключен к выходу первого элемента НЕ, вход которого объединен свторым входом (щ+1+2 К)-го элемента Ии подключен к выходу первого разрядасчетчика итераций, Е-й вход третьегодешифратора подключен к выходу С-горазряда счетчика отсчетов, С-й выходтретьего дешифратора подключен к вторым входам (тп+1+2 К+с+1)-го и (щ+Е++ЗК+г+1)-го элементов И, выходы которых являются выходами третьей группыблока, первые входы (щ+Е+2 К+С+1)-хэлементов И подключены к выходу второго элемента НЕ, вход которого объединен с первыми входами (щ+Е+3 К+С+зоозд аг Йт 5 ьх операции оягарцщиа БПЖ, 3 оаись 6 регцсл 7 ры(12)-15)УадныхапсрандаЦИ-и базобои олероциице(с-и аалтофриц былслне Вылалненце с-й баьабаи олесщии.е7 г 3 4 5 6 7 Я Ю 11 1 Г Ц Ьреиеннав диаграима былолнноюЫписб брегисщрыВ-(Ябходныколерандоб -и Ваобои операцииИ 4 1 Ю г 70 б Й