Устройство управления для процессоров быстрых дискретных ортогональных преобразований

(7 и гене 1 и гв я рв ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Ленинградский институт точной механики и оптики2) Г.А. Кухарев, В.С. Скорняков и Н.Д, Новоселов(56) Авторское свидетельство СССР У 548863, кл. 0 06 Р 15/332, 1975.Кухарев Г.А. и др. Устройство управления процессорОв быстрых дискретных ортогональных преобразований. Автоматизация проектирования и испытания сложных систем, Труды ЛИТМО, 1984.(54) УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ ПРОЦЕССОРОВ БЫСТРЫХ ДИСКРЕТНЫХ ОРТОГОНАЛЬНЫХ ПРЕОБРАЗОВАНИЙ(57) Изобретение относится к вычислительной технике и может быть использовано для управления выборкой информации из запоминающих устройствв обширном классе процессоров, предназначенных для широкого круга задачпо обработке сигналов на основе алгоритмов быстрых дискретных ортогональных преобразований. Цель изобретения - расширение функциональных возможностей за счет вычисления усеченных преобразований, модифицированного комплексного преобразования Адамара и обобщенного дискретного преобразования. Поставленная цель достигается за счет того, что в составустройства входят элемент НЕ 1, четыре элемента И 2,3,6 и 7, три элемента ИЛИ 4,5 и 19, сдвиговый регистритераций 8, блоки элементов И 9,12и 15, вычитающий счетчик 14, блокэлементов ИЛИ 13, счетчик кода 10,дешифратор 11, формирователь адреса18, элементы задержки 16 и 17ратор тактовых импульсов л,129Изобретение относится к вычислительной технике и может быть использовано для управления выборкой информации из запоминающих устройств вобширном классе процессоров, предназ.наченных для решения широкого кругазадач по обработке сигналов на основе алгоритмов быстрых дискретных,ортогональных преобразований (БДОП),Цель изобретения - расширениефункциональных возможностей за счетвыполнения усеченного преобразования,модифицированного комплексного пре образования Адамара и обобщенногодискретного преобразования, 7074 2 5Ог 5("открывая") элемент И блока 9 кприему тактовых импульсов ТИ. По входу 24 блока управления запускаетсяГПИ 20 и тактовые импульсы поступают в блок 18 и на элемент задержки17. В блоке 18 с приходом каждого ТИна выходах 25 и 26 Формируются адреса операндов вещественной и мнимойчастей соответственно. Одновременнсс этим по нулевому состоянию счетчика 10 в дешифраторе 11 кода выполняемой арифметической операции наодном из выходов 27-30 вырабатывается разрешающий потенциал для выполнения арифметической операции в ариф.метическом устройстве,Устройстно содержит элемент НЕ элементы И 2 и 3, элементы ИЛИ 4 и 5, элементы И 6 и 7, сдвиговый регистр итераций 8, блок элементов И 9, счетчик кода ( операций) 10, дешифратор 11 блок элементов И 12, блок элементов ИЛИ 13, вычитающий счетчик 14, блок элементов И 15, элементы задержки 16 и 17, формирователь адреса (пары операндов) 18, элемент ИЛИ 19, генератор тактовых импульсов 20, вход 21 начальной установки, вход 22 начала обработки, вход 23 режима работы, вход 24 запуска, выходы 25 и 26 адреса действительной и мнимой частей операнда, выходы 27-30 кода арифмети. ческой операции.Устройство работает следующим образом.При выполнении прямого БДОП на вход 22 устройства подается положительный потенциал (уровень логической "1"), который открывает элементы И 2 и 7 и одновременно через элемент НЕ 1 этот же потенциал закрывает элемент И 3 и элемент И 6. По сигналу "Начальная установка", поданному на вход 21 блока управления и прошедшему через элементы И 2 и ИЛИ 4, старший разряд регистра итераций 8 устанавливается в "1", все разряды вычитающего счетчика 14 также устанавливаются в "1", при этом на выходе элемента И 15 вырабатывается управляющий сигнал, который проходит элемент задержки 16 и через "открытый" элемент И 7 поступает на сдвиговый вход регистра итераций 8. Единица из старшего разряда регистра итераций 8 "сдвигается" и заносится через элемент ИЛИ 5 по установочному входу в младший разряд регистра итераций 8, подготавливая тем самым 20 25 30 35 40 45 50 55 Первый ТИ, задержанный на время выполнения арифметических операций, с выхода элемента задержки 17 поступает на вычитающий счетчик 4, переводя его в состояние 11110, а также поступает на блок элементов И 9 и далее через печеный открытый элемент И на счетный вход первого разряда счетчика 1 О, переводя его э состояние 0001, Это состояние счетчика 1 О дешифрируется в дешифраторе 11 и на его выходах 27-30 появляется новый разрешающий потенциал. Вторым ТИ на выходах 25 и 26 блока 18 формируется вторая пара адресов первого и второго операндов. После задержки в элементе 17 второй ТИ поступает на счетчик 14 и переводит его в состояние 1101, С приходом каждого следующего ТИ в счетчике 14 выполняется очередное вычитание "1" и так происходит до тех пор, пока счетчик не "обнулится" до ТИ с номером И/2-1. Следующим за этим ТИ счетчик 4 устанавливается в со"- тояние 11111 и на выходе элемента И 15 вырабатывается управляющий потенциал, который, пройдя элемент задержки 16 и элемент 7 И, поступает на сдвиговый вход регистра итераций 8 и передвигает "1" из первого во второй разряд регистра итераций 8. Второй ТИ поступает также на блок элементов И 9 и снова через "открытый" элемент И поступает на счетный вход первого разряда счетчика О, переводя его в состояние 0010. Здесь и во всех случаях далее, кроме самой последней итерации, счетчик 10 ведет счет всегда по счетному входу того разряда, который соответствует разряду регистра 8, содержащему . На129703первой итерации "1" в регистре 8стоит в первом разряде, поэтому счетчик 1 О считает последовательна атзначения 000 до 1111, принимаяИ/2 различных состояний, На второйитерации "1" в регистре 8 стоит ва,втором разряде, счетчик 10 считаетдвойками , принимая состояния000, 0010, 00100, 00110и так далее до состояния 1110, а Озатем точно такой же цикл счета повторяется второй раз, На третьей итерации счетчик 10 считает "четверками", повторяя цикл счета 4 раза ит.д, При такой организации счета на 5выходе счетчика 10 появляются все необходимые адреса кодов, которые вдешифраторе 11 дешифрируются в четыре группы управляющих потенциалов,устанавливаемые на выходе 27-30 устрайства,На последней и-ой итерации вычислений и=1 ор И группа элементов И 8 и 9 блокируется отсутствием управляющего потенциала с регистра итераций 8 и ТИ не изменяют состояние счетчи ка кода операции 10, остальные блоки работают без изменения,С приходом последнего ТИ по нулевому состоянию вычитающего счетчика 14 срабатывает элемент И 15 и с его выхода управляющий сигнал, пройдя элемент задержки16, поступает через элемент И 7 насдвиговый вход регистра итераций 8,Единичным сигналом сдвига со старшегоразряда регистра итераций 8 единицазаносится через элемент ИЛИ 5 в младший разряд этого же регистра и одновременно выключается ГТИ по цепи эле- Омента ИЛИ 19. При выполнении обратного БДОП на управляющий вход 22 устройства подается отрицательный потенциал, который закрывает элементы И2 и 7 и через элемент НЕ 1 открываетэлементы И 3 и 6. По сигналу "Начальная установка", поданному на вход 21блока управления и прошедшему черезэлементы И 3 и ИЛИ 5, младший разрядрегистра итераций 8 устанавливаетсяв 1 , все разряды вычитающего счетчика 14 также устанавливаются в "1",при этом на выходе элемента И 15 вырабатывается управляющий сигнал, который проходит элемент задержки 16 ичерез "открытый" элемент И 6 поступает на сдвиговый вход регистра итераций 8. Единица из младшего разрядарегистра итераций "сдвигается и заносится через элемент ИЛИ 4 по установочному входу в старший разряд регистра итераций 8. В остальном весь цикл работы устройства повторяется с той лишь разницей, что регистр итераций 8, счетчик кода операции 10, начинают счет слева на право.При усеченном преобразовании на каждой последующей итерации вычитающий счетчик 14 работает с сокращением в два раза, На первой итерации никакого изменения в режиме работы вычитающего счетчика 14 нет и все блоки устройства работают как и прежде.На второй итерации ("1" во втором разряде регистра итераций) при подаче на вход "Усеченное преобразование" положительного потенциала "открывается" первый элемент И из блока элементов И 12 и через (и) итерации элемент ИЛИ из блока элементов ИЛИ 13 блокируется разряд "и" вычитающего счетчика 14.На следующей итерации блокируется уже два разряда "и" и (и) вычитаю- щего счетчика 14 и т.д. И так вычитающий счетчик 14 на первой итерации считает полный цикл, на второй - полцикла и так при каждой последующей итерации цикл счета вычитающего счетчика 14 сокращается в два раза. Формула изобретенияУстройство управления для процессоров быстрых дискретных ортогональных преобразований, содержащее элемент НЕ, четыре элемента И, три элемента ИЛИ, два элемента задержки, Формирователь адреса, вычитаюший счетчик, сдвиговый регистр интерапий, первый блок элементов И, счетчик кода, дешифратор и генератор тактовых импульсов, выход которога подключен к входу синхронизации фор- . мирователя адреса и входу первого элемента задержки, выход которого подключен к тактовому входу вычитаю- щего счетчика и первому входу первого блока элементов И, выход которого подключен к счетному входу счетчика кода, выход которого подключен к вхо.ду дешифратора, выход первого,элемента И подключен к первому входу первого элемента ИЛИ, выход которого подключен к установочному входу старшего разряда сдвигового регистра итераций, выход старшего разряда которого подключен к первым входам второго и третьего элементов ИЛИ, выходы кото1297074 Составитель А. БарановТехред Л.Сердюкова Корректор И, Муска Редактор Т. Парфенова Заказ 783/53 Тираж 673 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, 1 Н, Раушская наб д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рых подключены соответственно к установочному входу младшего разрядасдвигового регистра итераций и входу останова генератора тактовых импульсов, вход запуска которого является входом запуска устройства, выходвторого элемента задержки подключенк первым входам второго и третьегоэлементов И, выходы которых подключены соответственно к управляющему входу сдвига вправо и управляющему входу сдвига влево сдвигового регистраИтераций, выход младшего .разряда которого подключен к вторым входам первогои третьего элементов ИЛИ, выход 15элемента НЕ подключен к второму входу второго элемента И и первому входу четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, вход элемента НЕ 20объединен с вторым входом третьегоэлемента И, первым входом первогоэлемента И и является входом йачалаобработки устройства, установочныйвход вычитающего счетчика объединенс вторыми входами первого и четвертого элементов И и является установочным входом устройства, а информационный выход сдвигового регистраитераций подключен к второму входу 30 первого блока элементов И и информационному входу формирователя адреса,первый и второй выходы которого являются выходами адресов соответственно реальной и мнимой частей операнда устройства, о т л и ч а ю -щ е е с я тем, что, с целью расширения области применения за счет использования устройства при выполнении усеченного преобразования, модифицированного комплексного преобразования Адамара и обобщенного дискретного преобразования, в него введены второй и третий блоки элементов Ии блок элементов ИЛИ, выходы которого подключены к установочным входамсоответствующих разрядов вычитаюшегосчетчика, информационный выход которого подключен к входу второго блокаэлементов И, выход которого подключен к входу второго элемента задержки, информационный выход сдви."оногорегистра итераций подключен к первому входу третьего блока элементов И,выход которого подключен к входублока элементов ИЛИ, а второй вх.-,дтретьего блока элементов И является входом задания режима работы устройствавыходом кода арифметической операциикоторого является выход дешифратор",