Устройство для адресации процессора быстрого преобразования фурье

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК САНИЕ ИЗОБРЕТЕН А ВТОРСНОМ ЕТЕЛЬСТВ й инститиплекИЛИ 14. аЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Рабинер Л., Гоулд Б, Теорияи применение цифровой обработкисигналов. - М,; Мир, 1978,Авторское свидетельство СССРВ 104049 1, кл, С 06 Р 15/332, 1983,(54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬ(57) Изобретение относится к специализированным средствам вычислитель,801298765д 4 С Об Р 15/332 ной техники и может быть использовано в системах цифровой обработкисигналов, при построении устройствиспользующих в своей работе алгоритмбыстрого преобразования Фурье. Цельизобретения - расширение областиприменения за счет обработки многомерных сигналов, Поставленная цельдостигается за счет того, что устройство содержит регистр 1 адреса,формирователь 2 адреса, счетчик 3,регистр 4 сдвига, синхронизатор 5,счетчик б, накапливающий сумматор 7счетчик 8, блок 9 элементов И, элемент ИЛИ 10, счетчик 11, мульсор 12, триггер 13 и элементУстройство для адресации процессора БПФ работает следующим образом,По сигналу с выхода синхронизатора 5 происходит занесение в регистр 4 сдвига кода 50для алгоритмов 2 и 4,ООООо-разрядов000."от для алгоритмов 1 и 3. В триггер 13 этим же сигналом заносится 0 для адресации поворачивающих множителей по алгоритмам 1 и 4, 1 - для адресации поворачивающих множителей по алгоритмам 2 и 3. Изобретение относится к специализированным средствам вычислительной техники и может быть использовано в системах цифровой обработкисигналов, при построении устройств,использующих в своей работе алгоритм быстрого преобразования Фурье(БПФ) .Цель изобретения - расширениефункциональных возможностей устройства за счет обработки многомерныхсигналов.На фиг. 1 приведена структурнаясхема устройства для адресации процессора БПФ; на фиг, 2 - временнаядиаграмма работы при адресации поворачивающих множителей,Устройство для адресации процессора быстрого преобразования Фурьесодержит (ш+Е)-разрядный регистр 1адерса, формирователь 2 адреса,разрядный счетчик 3, М-разрядныйрегистр 4 сдвига, синхронизатор 5,ш-разрядный счетчик 6 (1-1)-разряд 25ный накапливающий сумматар 7, Ос);разрядный счетчик 8, блок 9 элементов И, элемент ИЛИ 10, Ь)-разрядный счетчик 11, мультиплексор 12,триггер 13, элемент ИЛИ 14.Известно четыре основных разновидности алгоритма БПФ с замещением.Алгоритм рореживания по времени с прямым упорядочением выходныхданных.2, Алгоритм прореживания по времени с двоично-инверсным упорядочением выходных данных.3, Алгоритм прореживания по частоте с прямым упорядочением выходныхданных, 404, Алгоритм прореживания по частоте с двоично-ииверсным упорядочением выходных данных Этим же сигналом в исходное нулевое состояние приводятся накапливающий сумматор 7, счетчики 8 и 11,Пусть в регистр 4 сдвига занесенкод 0001. Устройство для адресации процессора БПФ формирует адресаоперандов в памяти одинаково для алгоритмов 1 и 3. Различие в формировании адресов поворачивающих множителей обеспечивает в одном случаеалгоритм прореживания по времени, ав другом - прореживание по частоте,Рассмотрим сначала алгоритм 1 - алгоритм прореживания по времени, Дляэтого алгоритма в триггер 13 заносится О. Мультиплексор 12 подключаетпо второму выходу устройства. первуюгруппу входов, т,е, выходы накапливающего сумматора 7, в котором вначальном состоянии нули (т,е. фор"мируется адрес Ч),Формирование адресов операндови поворачивающих множителей ведетсяпод управлением содержимого регистра 4 сдвига, которое по сигналу суправляющего выхода к-разрядногосчетчика 3 сдвигается влево (в сторону старших разрядов) на один разоряд после выполнения каждой итера"ции алгоритма БПФ,Под управлением последовательностей сигналов ТИ 1 и ТИЗ синхронизатора 5 согласно алгоритму БПФ накаждой итерации определяются адресаоперандов базовой операции компоненты Х 1 вектора Х, затем компонентыХ 2Х, т,е, последовательно формируются адреса операндов базовыхопераций 1, 1, 2. 1, 3. 1. Содержимоенакапливающего сумматора 7 при этомне меняется, т,е, все одноименныебазовые операции всех компонентоввектора Х выполняются с неизменнымоповорачивающим множителем Ы После формирования адресов операндов последнего вектора Х по заднему фронту сигнала последовательности ТИ 3 з с третьего выхода. синхронизатора 5 к содержимому ш-разрядного счетчика 6 добавляется единица, счетчик 6 переполняется, так как в нем был коа 1 при и = ор и, и по оиооко ри разрядовналу переполнения ш-разрядного счетчика 6 происходит добавление единицы к содержимому М-разрядного счетчика 3, а также занесение нового кода в накапливающий сумматор 7, т,е. к ну 129876 левому содержимому накапливающего сумматора добавляется содержимое 1-разрядного регистра 4 сдвига, Причем, так как на первой итерации содержимое регистра 4 сдвига 0001, а накапливающий регистр Ь)-разрядный, и выходы 1-го, 2-го Ь)-го разрядов регистра сдвига соединены соответственно с (К)-м, Ь)-м 1-м разрядами накапли вающего сумматора, то на всей первой итерации содержимоенакапливающего сумматора равно нулю, т,е. соответствует адресу М, Сигнал переполнения -разрядного счетчика 3 означает 5 окончание. данной итерации, Он поступает на управляющий вход регистра 4 и сдвигает хранящуюся в нем единицу на один разряд влево (в сторону старших разрядов), На второй итерации 20 регистр 4 сдвига содержит код 00010, и накапливающий сумматор 7 формирует адреса поворачивающих множителей о 22 оИ , Ц , У , и т.д.Рассмотрим работу устройства для25 адресации процессора БПФ, когда в регистр сдвига занесен тот же код 0001 (при объеме выборкиВ =. 8 это код 001), а в триггер 13 занесена "1". При этом мультиплексор 12 подключает к выходу устройства вторую группу входов, т.е. выходы Ос)- разрядного счетчика.11, выходы которого подключены инверсно, т.е. выход старшего разряда "1" подключен к 35 младшему (К)-му входу и т,д, (на выходе мультиплексора формируется код, который является двоично-инверс-: ным по отношению к коду самого счетчика). 40Формирование адресов операндов идет полностью аналогично предыдущему случаю, когда в триггере 13 хранился 0. В исходном состоянии 45 счетчики 8 и 11 обнулены, т,е, первые базовые операции всех компонентгвектора Х проводятся с поворачивающим множителем У. После формирования адресов операндов последнего 50 вектора Х ш-разрядный счетчик переполняется, происходит добавление единицы к содержимому Е-разрядного счетчика 3 и Ь)-разрядного счетчика 8. Этот же сигнал поступает на вто рой вход Ь)-го элемента И, на первый вход которого заведен выход младшего разряда регистра 4 сдвига, где на первой итерации находится " 1" 5 4(фиг. 2), которая разрешает прохождение сигнала на выход элемента И и далее через элемент ИЛИ на вход суммирования счетчика 11, и его содержимое становится равным 01 , а на выходе мультиплексора формируется адрес поворачивающего множителя 1 Р, Остальные элементы И на первой итерации закрыты, Далее счетчик 11 формирует коды 10 , 11 , что соответствует поворачивающим множителям У , и", После окончания итерации на управляющем выходе 1-разрядного счетчика формируется сигнал, который сдвигает содержимое регистра сдвига на один разряд влево, и обнуляется Ос)-разрядный счетчик 11, На второй итерации в регистре сдвига находится код 010, открывается (Е)-й элемент И (фиг, 2), а на выход элемента ИЛИ проходит сигнал с выхода младшего разряда (1-2) - разрядного счетчика 8. Переключение счетчика 11 происходит в два раза реже, т,е, формируются адреса поворачивающих множителей У, У, ЬР, %Р и т.д,Формула изобретенияУстройство для адресации процессора быстрого преобразования фурье, содержащее синхронизатор, регистр сдвига, первый и второй счетчики, формирователь адреса и регистр адреса, выходы разрядов которого являются первой группой выходов адреса устройства, первый выход синхро- . низатора подключен к тактовому входу регистра адреса, вход -го (1где Е = 1 о 8 Н, В - количество элементов в комйоненте Хвходного вектора Х"= //Х ,.,Х//, п - мерность векторного процесса, Т - знак транспортирования) разряда которого подключен к выходу 1-го разряда формирователя адреса, вход -го разряда которого подключен к выходу -го разряда первого счетчика, вход 1-го разряда которого объе" динен с входом (1+1)-го разряда формирователя адреса и подключен к выходу 1-го разряда регистра сдвига, тактовый вход которого подключен к второму выходу синхронизатора, третий выход которого подключен к тактовому входу формирователя адреса, и счетному входу второго счетчика, выход 1-га (1 1,тп) разряда которого (где тЕпс (1 оц и)+1)1298765 5подключен к входу ЦФ 1)-го разряда регистра адреса, выход переполнения первого счетчика подключен к входу управления сдвигом регистра сдвига, выход последнего разряда которого подключен к входу останова синхронизатора, выход переполнения второ,го счетчика подключен к счетному входу первого счетчика, о т л и - ч а ю щ е е с я тем, что, с целью 1 О расширения области применения за счет формирования адреса при обработке многомерных сигналов, в него введены триггер, третий и четвертый счетчики, блок элементов И, накап-15 пинающий сумматор, мультиплексор и два элемента ИЛИ, причем второй выход синхронизатора подключен к установочному входу накапливающего сумматора, первому входу первого элемента ИЛИ, установочному входу третьего счетчика и тактовому входу триггера, выход которого подключен к управляющему входу мультиплексора, информационные входы ш-х (ш = 1,-Й, разрядов первой и второй групп информационных входов которого подключены к выходам соответственно ш-х разрядов соответственно накапливающего сумматора и Ь-ш)-х разрядовчетвертого счетчика, счетный входкоторого подключен к выходу второгоэлемента ИЛИ, ш-й вход которого подключен к ш-му выходу блока элементов И, ш-й вход первой группы которого йодключен к выходу ш+1)-горазряда регистра сдвига, выход Б-го(Б = 1,1-2)разряда третьего счетчика подключен к Б-му входу второйгруппы блока элементов И, выход ш-горазряда регистра сдвига подключен квходу Ь-ш)-го разряда накапливающего сумматора, тактовый вход которогоподключен к выходу переполнения второго счетчика, выход переполнения первого счетчика подключен квторому входу первого элемента ИЛИ,выход которого подключен к установочному входу четвертого счетчика,выходы разрядов мультиплексора являются второй группой выходов адреса устройства, выход переполнениявторого счетчика подключен к счетному входу третьего счетчика иЬ)-му входу второй группы блокаэлементов И,Г1298765 9 пра 5 яяюццо был к-разряд ного счетно 3 Вьцодлереноса ю-дюряднога суел 7 юка б Ююд 1 сжю 7 ююа Юбьцад эпеиенлба Ж% 1 Р Рыюй/сею 7 ябм 7 Рад В села е 71 /феса лФожаВюжаг юожижепе 0 на 8 ыоде иупьецллек- СООО 1 Г Составитель А, Бараноедактор Е, Папп Техред Л.Сердюкова Ше ррек Заказ 891/52 исно ета СССрытийаб., д. и о кая 13 роизводственно-полиграфическое предприятие, г. Уж ул,ЮыхйВ,оегислрд 4сЯига Тираж 6 ИИНИ Государ по делам из 5, Москва, Ж 3твенного бретений 35, Рауш