Устройство для коммутации процессора быстрого преобразования фурье

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(54) УСТРОЙСТВО ДЛЯ КОММУТАЦИИ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯФУРЬЕ(57) Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих поточных процессоров быстрого преобразования Фурье. Цель изобретения - расширение области приме-нения за счет коммутации последова13 тельностей переменной длины. Поставленная цель достигается за счет того, что в состав устройства входят блоки 1,2 сдвиговых регистровкоммутаторы 3,4,5,6, дешифратор 7, информационные входы 8,9, вход зада 16000ния кода задержки 10, вход задания режима 11, тактовый вход 12.и информационные выходы 13,14. В устройстве осуществляется прямая и перекрестная коммутации и: введена программируемая задержка. 1 ил.Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих поточных процессоров (БПФ).Цель изобретения - расширение области применения за счет коммутации последовательностей переменной длины.На чертеже представлена функциональная схема устройства для коммутации процессора быстрого преобразования фурье (БПФ).Устройство содержит блоки 1 и 2 сдвиговых регистров, содержащие по К и-разрядных сдвиговых регистров 1.1, 1.21 К и 2.1, 2.22 К (К = М/4, где М - число отсчетов БПФ; и " разрядность входных чисел), (1 од К - 1)-входовый коммутатор 3, двухвходовые коммутаторы 4 и 5 (1 оц К + 1)"входовый коммутатор б, дешифратор 7, информационные входы 8 и 9 устройства, вход 10 задания кода задержки, вход 11 задания режима, тактовый вход 12, информационные выходы 13 и 14 устройства.Устройство для коммутации реализует функцию передачи информации с входов на выходы согласно логическим формуламД 2 + 1) ) = Ь А ++ ЧВ 2 + 1 е - количество тактов загде А , В данные на информационных выходах 13 и 14устройства соответственно;данные на информационныхвходах 8 и 9 устройствасоответственно;длина такта работы устройства; А,В -держки, определяемоезначением кода на входе 5 10 устройства;Ч - сигнал управления режимом передачи информации,определяемый значениемсигнала на входе 11 10 устройства.Количество требуемых задержекзадается р-разрядным кодом р 1=11 оц (1 о 9 К + 1), где р - бошьшоецелое значение выражения 1 оп 15 (1 оуК + 1) на входе 10 устройства.Код с входа 10 поступает на дешифратор 7. В зависимости от значениякода на одном из выходов дешифратора7 появляется единичный сигнал. При 20 поступлении единичного сигнала на-й управляющий, вход (3 = 0,11 оу К) коммутаторов передается информация с 1 -го информационноговхода, т.е. с выхода 1-го регистра 25 (1 = 2 ) блоков 1 и 2 соответственно.Таким образом, в зависимости откода на информационных входах 10устройствав блоках 1 и 2 осуществ.ляется задержка на один, два, четы ре, , , , К тактов. Сигналпоступает по входу 11 управлениякоммутаторами 4 и 5, указывая направление передачи данных. При нулевом значении сигнала на выход 13 35 устройства передается информация свыхода коммутатора 3, а на вход регистра 2.1 - с входа 9 устройства.В зтом режиме осуществляется передача данных с информационных входов 10 8 и 9 на выходы соответственно 13и 14 с задержкой на 1 тактов (1е= 2 ) в каждом информационном канале. При единичном значении сигналана выход 13 устройства передается 45 информация с входа 9, а на входодом поступают с входа 12 на тактовые входы регистров устройства. Составитель А.Баранов Редактор Л. Лангазо Техред Н,глущенко Корректор И.ДемчикЗаказ 2365/52 Тираж 672 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д.4/5Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4 3 13 регистра 21 - с выхода коммутатора 3. В этом режиме осуществляется передача данных с входа 9 на выход 13 без задержки и с входа 8,на выход 14 с задержкой на 2 тактов ( = 2 ). Тактовые импульсы с периВ Формула изобретения Устройство для коммутации процессора быстрого преобразования Фурье, содержащее первый, второй и третий коммутаторы, первый блок сдвиговых регистров, причем выход первого коммутатора подключен к первым информационным входам второго и третьегокоммутаторов, вторые информационные входы которых соединены и являются первым информационным входом устройства, первым информационным выходом которого является выход второго коммутатора, управляющий вход которого соединен с управляющим входом третьего коммутатора и является входом задания режима работы устройства, тактовым входом которого является тактовый вход первого блока сдвиго 16000 4вых регистров, информационный вход которого подключен к выходу третьего коммутатора, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет коммутации после.довательностей переменной длины, в него введены второй блок сдвиговых регистров, четвертый коммутатор, дешифратор, а в первый блок сдвиговых 10 регистров введены дополнительноК - 1 (К = й/4, И - длина последовательности) сдвиговых регистров, причем выход дешифратора подключен к управляющим, входам четвертого и пер вого коммутаторов, 1 - е, (1 1, 1 о 9К), информационные входы которых подключены к выходам 2-х сдвиговых регистров соответственно первого и второго блоков сдвиговых регистров, а вход дешифратора является входом задания величины сдвига устройства, вторым информационным входом которого является информационный вход второго блока сдвиговых регистров, тактовый вход которого подключен к тактовому входу устройства, вторым информационным выходом второго является выход четвертого