Устройство для формирования адресов памяти

. Республик О П И С А Н И Е (щ 928358ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВКДЕТЕЛЬСТ 8 Уно делан наебретеннй и атнрытнй(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ ПАМЯТИ о Изобретение относится к вычислительной технике и может применяться для формирования адресов, по которым хранитсяинформация в памяти.Известно устройство содержащее ком 5мутаторы; счетчики, дешифраторы и ключи 13.Недостатком такого устройства явпяется то,что оно может использоваться только в тех случаях когда данные распола 11 Огаются в виде таблиц.Наиболее близким по технической сущности к предпагаемому, является устройство, содержашее входные адресныешины, выходные считываюшие шины, регистры, дешифраторы, коммутаторы и кпючи Г 23.Недостатками данного устройства явпяются низкое быстродействие и бопьшиеаппаратурные затраты, связанные с тем,что искомое слово может быть выбранотолько по сигналу, полученному поспе дешифрации поспедней буквы заданного адресного слова,Цель изобретения - расширение функциональных возможностей устройства, эасчет обеспечения формирования адресовпо заданным словам в тех спучаях, когда объекты образуют древовидную структуру, а запрос может быть сдери эаобъект любого ранга,Поставленная. цель достигается тем,что в устройство, содержащее бпок управпения регистр и группу из (Х -1) коммутаторов (где Х макснмапьный рангадреса), причем первый вход регистраподключен к информационному входу устройства, выходы с первого по (Х - 1)-йрегистра подключены к первым входамкоммутаторов соответственно введенысумматор и Х дешнфраторов кода адреса,причем первый вход блока управпения является установочным входом устройства,второй вход блока управления являетсявходом. синхронизации устройства, , первый выход блока управления подключенк управляющему входу регистра, выходыблока управления со второго по (Х+ 1)-й3 92835подключены к первым входам дешифраторов кода адреса соответственно, вторыевходы дешифраторов кода адреса подключены к соответствующим выходам регистра, выход-го коммутатора подключен5к второму входу (1+ Л)-го коммутатораи к третьему входу (1+ 1)-го дешифратора кода адреса, выходы дешифраторовкода адреса подключены к соответствуюшим входам сумматора, выход которогоявляется выходом устройства,Кроме того, блок управления содержит триггер, элемент И, счетчик и,дешифратор, причем первый вход триггера подключен к первому входу блока, выходтриггера подключен к первому входу элемента И, второй вход которого подключенк второму входу блока, выход элементаИ подключен к входу счетчика, первыйвыход которого подключен к второму вхо- йФду триггера, второй выход счетчика подключен к входу дешифратора, выходы которого являются выходами блока управления,На фиг, 1 представлена блок-схемаустройства для формирования адресов памяти для случая, когда максимальныйранг ветви равен 1= 4; на фиг, 2 - схема блока управления,Устройство содержит блок 1 управце- зония, входной регистр 2, коммутаторы 35, дешифраторы 6-9 кода адреса, сумматор 10.Нмер объекта, адрес которого долженбыть получен, в виде многопозиционногокода подается на входной регистр 2, ко 3торй своими выходами подключен к коммутаторам 3-5 и дешифраторам 6-9 кода адреса. Блок управления содержиттриггер 11, элемент И 12, счетчик.13и дешифратор 14.40Блок управления предназначен для согласования работы всех блоков устройства,его выходы подключены ко входу регистра и ко входам дешифраторов кода.Устройство работает следующим обфЯразом,На первый вход регистра 2 поступаетномер объекта, одновременно с ним каустановочный вход блока 1 управленияпроходит стартовый сигнал, который устанавливает триггер 11 в единичное состояние. Затем с выходов регистра 2(М 1, М 2, М 3, М 4) номер объектапоступает на входы коммутаторов 3-5и на входы дешифраторов 6-9 кода адре- фса. Работа устройства происходит потактно по синхронизируюшим импульсам, поступающим на вход блока 1.управления. 81Полный адрес объекта -го ранга вычисляется за К тактов.Дешифратор 6 кода адреса пребразуеткод номера ветви; первого уровня М 1,поступающий из входного регистра 2, вначальный адрес А 1 участка памяти, очведенного для хранения информации обобъектах к -го ранга, входящих в даннуюветвь. Полученный начальный адрес подается на вход сумматора 10,На вход коммутатора 3 подается кодномера ветви первого уровня. Коммутатор вырабатывает сигнал, обеспечивающий работу блока 7 преобразования кода.Блок 7 преобразования кода служит дляпреобразования кода номера ветви второго уровня М 2 в число А А 2, необходимое для получения начального адресаучастка памяти, отведенного для хранения информации об объектам, х -го ранга, принадлежащих данной ветви, Полученное число ь А 2 подается на вход сумматора 10.На входы коммутатора 4 подаются коды номеров ветвей второго уровня М 2 исигналы с выхода коммутатора 3. В коммутаторе 4 вырабатывается сигнал, который подается на вход дешифратора кодаадреса и обеспечивает его работу.Дешифратор 8 служит для преобразования кода номера ветви третьего уровняк число ь А 3, используемое для получения начального адреса участка памяти,отведенного для данной ветви. Полученное число ь А 3 подается на вход сумматора 10.На входы коммутатора 5 подаютсякод номера ветви третьего уровня и сигналы с выхода коммутатора 4.В результате дешифрации кодов вырабатывается сигнал, обеспечивающий работу дешифратора 9 кода адреса,Дешифратор 9 кода адреса преобразует код номера ветви четвертого уровняв число ь А 4, необходимое для получения начального адреса участка памяти,занимаемого данным объектом 4-го ранга. Полученное число Ь А 4 подается навход сумматора 10. Сумматор 10 предназначен для выработки начального адре-са участка памяти, отведенного для объекта, номер которого записан во входном регистре,Рассмотрим работу устройства напримере формирования адреса объекта4-го ранга.Номер объекта записывается во входной регистр 2. В первом такте по сигналу блока 1 управления на коммутаторы5 92833-5 и дешифраторы 6-9 подаются кодыномеров ветвей. При этом с выхода коммутаторов 3-5 на дешифраторы подаютсясигналы, обеспечивающие их работу, ас выхода дешифратора 6 на сумматор 10подается число А 1. Таким образом, всумматор записан начальный адрес, соответствующий номеру ветви первого уровня.Во втором такте по сигнану блока 1управления с выхода дешифратора 7 на. сумматор подается число ь А 2. В сумматоре 10 образуется начальный адрес,соответствующий номеру ветви второгоуровня (А 2 = А 1 + ьА 2),В третьем такте с выхода дешифрато фра 8 на суммаТор 10 подается чиспоА А 3 и в последнем образуется начальный адрес, соответствующий номеру ветви третьего уровня (А 3 = А 1 + А 2++ ЬАЗ), 2 ОВ четвертом такте с выхода дешифратора 9 на сумматор 10 подается числоЭЬ А 4 и в сумматоре образуется начальный адрес объекта. четвертого ранга (А Ф=А 1+ дА 2+ дАЗ+дА 4),Очевидно, что для формирования начального адреса объекта К -го ранганеобходимо В . тактов, Если объект имеет ранг 1 -го, то соответствующий,емуначальный адрес будет получен не в .-ом 30такте, а ранее,Количество элементов, используемыхдля построения дешифратора пропорционально разрядностифвходного слова, Такв пирамидальном дешифраторе копичество 35элементов И определяется зависимостью5=2 (2 -1) где В - количество элементов И;- количество разрядов, 40Использование нескольких дешифраторов в формировании адреса объекта, заданного словом, уменьшает копичество оборудования в устройстве.Таким образом, предлагаемое устрой-., ство обеспечивает формирование адресов по заданным словам в тех случаях, когда объекты образуют древовидную структуру, а запрос может быть сделан за объект цюбого ранга, Кроме того, предлагаемое устройство требует меньших затрат оборудования по сравнению с извест 58 6Формула изобретения1. Устройство дпя формирования адресов памяти, содержащее бпок управления,регистр и группу из (1 - 1) коммутаторов, причем первый вход регистра подключен к информационному входу устройства, выходы с первого по (к - 1)-йрегистра подкшочены к первым входамкоммутаторов соответственно, о т и ич а ю щ е е с я тем, что, с целью рао-.ширения функциональных возможностейза счет обеспечения формирования адресов по заданным словам, в него введенысумматор и 1 с дешифраторов кода адреса, причем первый вход блока управпенияявляется установочным входом устройства, второй вход блока управления явпяется входом синхронизации устройства,первый выход бпока управпения подкпюченк управляющему входу регистра, выходыблока управпения со второго по (М + 1 )-йподключены к первым входам дешифраторов кода адреса соответственно, вторые входы дешифраторов кода адресаподключены к соответствующим выходамрегистра, выход 1 -го коммутатора па-ключен к второму входу (1 + 1)-гв коммутатора и к третьему входу (1+ 1)-годешифратора кода адреса, выходы дешифраторов кода адреса подкпючены к соответствующим входам сумматора, выходкоторого явпяется выходом устройства.2, Устройствопо п. 1, о т и и ч аю щ е е с я тем, что блок управлениясодержит триггер, элемент И, счетчик идешифратор, причем первый вход триггера подключен к первому входу блока, выход триггера подключен к первому входуэлемента И, второй вход которого исключен к второму входу блока, выходэлемента И подключен к входу счетчика,первый выход которого подключен к второму, входу триггера, второй выход счет- .чика подключен х входу дешифратора, выходы которого являются выходами блокауправпения.Источники информации,принятые во внимание при экспертизе1, Патент США3678461,кл. б 06 Р 15/40,. опубпик. 1972.2. Авторское свидетепьство СССРМ 447375 кп. С, 11 С 7/00, 1974