Устройство для выборки адресов из блоков памяти

(51) М, Кл,2 6 11 С 8/00 Государственный комитет Опубликовано 30.06.80. Бюллетень24(53) УДК 681.327, .66 (088.8) нв делам нзобретеннй н отнрытнйДата опубликования описания 05.07.80(54) УСТРОЯСТВО ДЛЯ ВЫБОРКИ АДРЕСОВ ИЗ БЛОКОВ ПАМЯТИ1Изобретение относится к вычислительнойтехнике, в частности к запоминающим уст. ройствам.Известно устройство лля выборки адресов из блоков памяти, состоящее из адресных формирователей прямого и дополнительного кола адреса по одному на каждую входную адресную шину, динамических вентилей ИЛИ-НЕ, входы которых соединены со всеми комбинациями выходных шин адресных формирователей для выбора одного из выходов устройства и выходных формирователей по одному на каждый выход. Алресные формирователи состоят из двадцати трех МОП-транзисторов и четырехконденсаторов, образующих первые и вторые динамические инверторные каскады и выходные каскады 111.Недостатком такого устройства является большое число МОП-транзисторов и конденсаторов в составе устройства.Наиболее близким к предлагаемому техническим решением является устройство для выборки адресов из блоков памяти, включающее в себя алресные формирователи, в которых истоки первого и второго адресных МОП-транзисторов подключены к шине нулевого потенциала, затвор второго адресного МОП-транзистора соединен со стоком первого и истоком третьего адресных МОП- транзисторов, затворы третьего и четвертого адресных МОП-транэисторов соединены 5с первой тактовой шиной, исток четвертого адресного МОП-транзистора соединен со стоком второго адресного МОП.транзистора, стоки третьего и четвертого адресных МОП-транзисторов соединены соответственно с истоками пятого и шестого алресных 10 МО 11-транзисторов, затворы которых соединены со второй тактовой шиной, стоки пятого и шестого адресных МОП-транзисторов подключены к шине стокового питания. Исто ки пятого и шестого адресных МОГ 1-транзисторов через первый и второй конденсаторы соелинены с шиной первого тактового сигнала, а также с затворами соответствен.но седьмого и восьмого адресных МОП-транзисторов, истоки которых соединены с шиной нулевого потенциала, Стоки седьмого и восьмого адресных МОП-транзисторов соединены соответственно с истоками девятого и десятого адресных МОП-транзисторов, эат.воры которых подключены соответственно к истокам шестого и пятого адресных МОП."т(ГТа"зисто(ров, а их стоки соединены с истоком одиннадцатого адресного МОП-транзистора, затвор которого подключен к первой тактовой шине, а сток -- к цзине питанйя. Истоки девятого и десятого адресных МОГ 1-транзисторов соединены соответственно со стоками двенадцатого и трйнадцатого адресных МОП-транзисторов, их за-. творы подключены к шине второго тактового сигнала, и истоки - к шине нулевогопотенциала, Истоки девятого н десятого адресных МОП.транзисторов также подключены к затворам логических МОП-транзисторов динамических вентилей ИЛИ-НЕ по схеме параллельного декодера, истоки логических МОП-транзисторов подключены к шине нулевого потенциала, а стоки - к истокам зарядных МОП-транзисторов и к выходным шинам. Затворы зарядных МОП-транзисторов подключены ко второй тактовой шине, астоки -- к шине питания 2). Цель изобретения - упрощение устройства. 11 оста вле ни а я цел ь достигается тем, что в устройстве для выборки адресов иэ блокков памяти, содержащем адресные формирователи, каждый из которых состоит из . шести адресных МОП-транзисторов, причемистоки первого и второго адресных МОП- транзисторов подключены к шине нулевого потенциала, затвор второго адресного МОП- транзистора соединен со стоком первого и30истоком третьего адресных МОП-транзисторов, затворы третьего и четвертого адресных МОП-транзисторов соединены с первой тактовой шиной, исток четвертого адресного МОП-транзистора соединен со стоком второго адресного МОП-транзистора, ,стоки зз третьего и четвертого адресных МОП-транзисторов соединены соответственно с истоками пятого и шестого адресных МОП-транзисторов, затворы которых соединены со втЬ- рой тактовой шинои, стоки пятого и шестого адресных МОГ 1-транзисторов подключены каешине питания, элементы ИЛИ-НЕ, подключенные к выходным шинам выходных формирователей, состоящих из зарядных МОП- транзисторов и логических МОП-транзисторов, причем истоки зарядных МОП-транзис торов соединены с выходными шинами элементов ИЛИ-НЕ и стоками логических МОП- транзисторов, стоки зарядных МОП-транзис торов соединены с шиной питания, истоки пятого и шестого адресных МОП.транзисторов соединены с затворами логических МОП транзисторов, истоки логических МОП-транзисторов и затворы зарядных МОП-транзисторов подключены к первой тактовой шннР.На фнг. 1 представлена сокращенная35схема устройства; на фиг. 2временная диаграмма напряжения на тактовых ш(инах й узлах устройства,км ь -. 4Устройство содержит адресные формирователи 11, 1, выходной формирователь 2, входная шина 3 которого соединена с элементом ИЛИ.НЕ 4, каждый адресный формирователь 1 содержит шесть адресных МОП-транзисторов 5, 6, 7, 8, 9 и 10, истоки первого 7 и второго 10 адресных МОП- транзисторов подключены к шине 11 нуле. вого потенциала, затворы третьего 6 и четвертого 9 адресных МОП-транзисторов соединены с первой тактовой шиной 12, затворы пятого 5 и шестого 8 адресных МОП-тран зисторов соединены со второй тактовой шиной 13, выходной формирователь 2 содержит зарядный МОП-транзистор 14 и логичес- . кие МОП-транзисторы .15 и 16, сток зарядного МОП-транзистора .4 соединен с шиной 17 питания.Устройство работает следущим образом.Обе выходные адресные шины 18 и 9 каждого адресного формирователя 1 за пределами цикла памяти заряжены до уровня1 п -о МОП.транзисторами 5 и 8, где и - напряжение питания стока, 0 о - пороговое на прякенйе МОП.транзисторов обогащенного типа. Первым сигналом временной диаграммы фиг. 2) является сигнал предварительного заряда по первой тактовой шине 12, имеющей форму импульса с амплитудой .)с. На входных адресных шинах 20 в начале предварительного заряда и в течение всего времени предварительного заряда должен бытьустановившийся, адрес. По сигналу 12 по первой тактовой шине уровень сигнала 13 по второй тактовой шине понижается до уровня земли О и выходные адресные шины 18 н 19 отключаются от шины питания Ца МОП-транзисторы 6 н 9 вводятся в проводящее состояние и начинается разряд одной иэ выходных шин 18 и 19. При логическом нуле на входной шине 20 адресный МОП-траизистор 5 оказывается выключенным, н несмотря на вклю. чение адресного МОП-транзистора 7, разряд выходной адресной шины 18 на земле отсутствует. Протекающий через адресный МОП-транзистор 7 ток заряжает затвор адресного МОП.транзистора 6 и при включении его разряжается выходная адресная шина 19.Если же иа входной адресной шине 20 установлена логическая единица, то адресный МОП-транзистор 7 проводит и при включении адресного МОП-транзистора 6 выходная шина 8 разряжается. Соотношение меж ду проводимостями адресных МОП-транзисторов 6 и 7 должно быть таким, чтобы высокий потенциал на выходной шине 18 не воздействовал на затвор адресного МОП- транзистора 10 и не произошел ложный разрядвыходной адреснои) шины 19, которая долкйа оставаться заряженной.После возрастания напряжения на пер вой тактовой, шине 12 до верхнего значения выходные адресные шины 18 и 9 принц.соединенные с первой тактовой шиной 12 ф повышают свой потенциал по уровню до 1 и логические МОП-транзисторы не препятствуют заряду выходных шин вентилей ИЛИ-НЕ, Одна из двух выходных шин каж- дого адресного формирователя понижает свой потенциал до земли, а другая, которая была заряжена до потенциала Ц,. - .)о не :только сохраняет свой предварительный заряд, но и еще более повышает его. Он состоит из исходного 11 - Цо плюс еще Ц за вычетом потерь в соединительных шинах; йр Это обусловлено тем, что к выходной шине подключены затворы логическйх МОП-транзисторов 5 и 16, которые проводят и в которых существует значительная емкость между затворами и истоками и стоками, а истоки и стоки смещаются в сторону высокого потенциала. Поэтому логические МОП-транзисторы 15 и 16, затворы которых соединены с. незаряжающимися при данном внешнем адресе выходными шинами проволят даже после возрастания напряжения на первой тактовой шине 12 до верхнего значения. Напряжение .на выходной шине вентиля ИЛИ-НЕ, в котором включен хотя бы один логический МОП.транзистор (т. е. во всех кроме одного) достигает верхнего уровня напряжения на первой тактовой шине 2, равного 11. формула изобретения Устройство для выборки адресов из блоков памяти, содержащее адресные форми.рователи, каждый из которых состоит изшести адресных МОП-транзисторов, причемистоки первого и второго алресных МОПтранзисторов подключены к шине нулевогопотенциала, затвор второго адресного МОПтранзистора соединен со стоком первого иистоком третьего адресных МОП-транзисторов, затворы третьего н четвертого адресных МОП-транзисторов соединены с первойтактовой шиной, исток четвертого адресного МОП-транзистора соединен со стоком второго адресного МОП-транзистора, стоки третьего и четвертого адресных МОП-транзисторов соединены соответственно с истоками пятого и шестого адресных МОП-транзисторов,затворы которыхсоединены со второй тактовой шиной, стоки пятого и шестого адресныхМОП-транзнсторов подключены к шине питания, элементы ИЛИ-НЕ, подключенные квыходным формирователям, состоящим иззарядных МОП-транзнсторов и логическихМОП-транзисторов, причем истоки зарядных МОГ 1-транзисторов соединены с выходными шинами элементов ИЛИ-НЕ и стоками логических МОП.транзисторов, стокизарядных МОП-транзисторов соединены сшиной питания, отличающееся тем, что, сцелью упрощения устройства в нем истокипятого и Шестого алресных МОП-транзисторов соединены с затворами логическихМОП-транзисторов, истоки лог ических МОЛтранзисторов и затворы зарялных МОПтранзисторов полключены к первой тактовойшине.Источники информации,принятые во"вниианйе"при экспертизе1. Патент С 1 ЦЛ3942160,кл. 61 С 7/00, 1976.2, Патент СИА .% 3906463,кл. (з 1 С 7/00, 1975 (прототип).722 мают состояние в зависимости от напряжения на вхолной адресной шине 20.В тактовом периоле прелварительного заряда выхолные шины всех элементов ИЛИ-НЕ 4 заряжаются МОП-транзисторами 14 до уровня 11 п, - С)о, а происходящее в это время установление напряжения на шинах 18 и 19 не оказывает влияния на заряд выходных шин (на чертеже не обозначены) вентилей ИЛИ-НЕ, поскольку истоки логических МОП-транзисторов 15 и 6,Когда напряжение на первой тактовой вине 2 падает до земли, включенные логические МОП-транзисторы5 и6 при 49 водят в обратном направлении и полный разряд выхолной шины почти точно совпадает по времени с лостижением напряжения на первой тактовой шине 2 уровня земли. 4В данном устройстве лля выборки адресов из блоков памяти лля получения прямого и лополннтельного внутренних адресных" сигналов лля параллельного декодера из входных адресных сигналов невысокой амплитуды используется минимальное число инвертороволин лля получения дополнительного и еще олин лля получения прямого кола алреса. В устройстве не требуется лополнитель. ных емкостей для компенсации затворных емкостей МОП-транзисторои, которые ра. ботают при высоких напряжениях отпирания обеспечивающих высокое быстролействие,Требуемый для устройства формирователь сигнала"управлениязарядомвыходнйх адресных шин работает на небольшое число нагрузок, которыми являются затворы пя= тых и шестых адресных МОГ 1-транзисторов в адресных формирователях, и легко может быть изготовлен в составе интегральной схемы.тель А ВоронШ нч едактор И. Н анкинааказ 3824/18ЦН 30илнал СоставаТехред К, Тираж 662 ИПИ осударстве ао делам изобретМосква, Ж - 35 ППП аПатентэ, г. уфр Корректор Ю. МакаренкПодннсноеного . комнтета СССРеннй и открнтнйРауаская наб., д. 4/5Ужгород, ул, Проектная, 4