G11C 8/00 — Устройства для выборки адресов из цифрового запоминающего устройства

Номер патента: 1048996

Опубликовано: 15.10.1983

Автор: Шарль

МПК: G11C 8/00

Метки: адресных, сигналов, формирования

...выходами первого счетчикаИМПУЛЬСОВ.На чертеже изображена структурная схемаустройства для формирования адресных ситалов.5 Устройство содержит первый блок 1 пямяти, первыи 2 и ВтарОИ 3 стятясгГгухтьгав,Второй блОк 4 пямг 1 ти, каым 1 гтятар 5, сипхро.низатор 6 и третий счстгик 7 импульсал.страйства служит для абсспсчсния:дресав2 О считывания первого блока ятг)т 1, катарь:ймажет садсржять 31 гакавыс дя)пьте, 1 сабхадиМЫЕ ДЛЯ НабОРа СТРаВИЦЫ "СЛЕТСКСТЯг ттИгСГ,знаки формируются (не )аксгзят),",) СТРОИСТВО РабОтаст СЛЕДУо)ггг) абРЯЗСМ,25 В системе телетекста каждая страница образована 25 рядами (стракям 1,т аа 40 зня .СБ кяж.Дый и садеРсит г;лсДаватст;а, 1 ООстБЛОКЛя;,и ТИ Л 1 Едстя.ЗЛЛСТ Саба,". "1)я.ТИВНОЕ ЗаПОМИИявщЕС Страйатиа С...

Номер патента: 1049967

Опубликовано: 23.10.1983

Авторы: Заключаев, Лазаренко, Минков, Однолько

МПК: G11C 8/00

Метки: адресных, сигналов, формирователь

...десятого исо стоком шестого транзисторов, затворытретьего, десятого и одиннадцатого транзисторов соединены со стоком пятого ис истоком двенадцатого ,транзисторов,затворы четвертого, седьмого и тринадцатого соединены со стоком девятого и систоком четырнадцатого транзисторов,стоки двенадцатого и четырнадцатого транзисторов соединены с шиной питания, а иких затворы - с первой управляющей шиной,стоки одиннадцатого и тринадцатого транзисторов соединены с второй управляющей шиной, а их истоки - с прямым и инверсным адресными выходами соответственноо, истоки пятого, шестого, восьмогои девятого транзисторов соединены сшиной земли, стоки седьмого и десятоготранзисторов соединены с третьей управляющей шиной 2Однако известный формирователь...

Номер патента: 1062786

Опубликовано: 23.12.1983

Автор: Кугаро

МПК: G11C 7/06, G11C 8/00

Метки: адресный, усилитель

...подключен к стоку седьмого зарядного транзистора и является одним выходом усилителя, исток второго зарядного транзистора подключен к стоку восьмого зарядного транзистора и является другим выходом усилителя, стоки первого и второго зарядных транзисторов, третьего и четвертого предзарядных транзисторов подключены к другой шине питания, сток адресного транзистора подключен к стоку первого нагрузочного транзистора.На фиг. 1 представлена схема предложенного адресного усилителя;на фиг. 2 - временная диаграмма егоработы. Адресный усилитель содержит адресный транзистор 1, конденсатор 2 (балансный), зарядные транзИсторы 335 и .4; предзарядные транзисторы 5 и б,конденсаторы 7 и 8 (передающие),разрядные транзисторы 9-14, истоки15 и 16...

Номер патента: 1064318

Опубликовано: 30.12.1983

Авторы: Власов, Гаврилов

МПК: G11C 11/34, G11C 8/00

Метки: выборкой, накопителя, памяти, произвольной, элемент

...и снижение потребляемой мощности.Поставленная цель достигается тем; что в элемент памяти для накопителя с произвольной выборкой, содержащий шину выборки-записи строки, разрядную шину вы борки-записи, шину считывания и первый резистор, первый вывод которого соединен с шиной питания, введены второй резистор и лавинный двухэмиттерный транзистор, коллектор которого соединен с втоа пе вый 40 рым выводом первого резистора, п р эмиттер - с шиной выборки-записи строки, второй эмиттер - с шиной считывания, а база - с первым выводом второго резистора, второй вывод которого соединен с разрядной шиной выборки-записи.и 4На фиг. 1 изображен элемент памяти;на фиг. 2 - эпюры управляющих сигналов в различных режимах. Элемент памяти для пакоители,...

Номер патента: 1123055

Опубликовано: 07.11.1984

Автор: Павел

МПК: G11C 8/00

Метки: адресный, блок, запоминающего, устройства

...оперативно . запоминающее устройство как внутреннюю запоминающую ступень. В системе осуществляется страничный. обмен информацией между ее ступенями,Адресный блок работает следующим образом. В момент, когда внешняя ступень в многоступенчатой запоминающей сис теме (не показана). находится в состоянии выполнения запроса на выцеление страниц для переноса ее во внутреннюю ступень генерируется запрос на выделение страницы. Адрее этой страницы поступает на входы9 -9 блока и, следовательно, на вхо Поставленная цель достигается тем, что в адресный блок для запоминающего устройства. содержащий первый и . З 5 второй регистры адреса, введены элемент сравнения и элемент И, первый вход которого подключен к выходу элемента сравнения. второй вход...

Номер патента: 1141451

Опубликовано: 23.02.1985

Авторы: Науман, Служеникин, Шумкин

МПК: G11C 8/00

Метки: выборки, информации, накопителя

...тока чтения второй группы, аноды других диодов с выходами ключей тока записи первой группы, другие аноды и катоды диодов являются вторым выходом устройства, одни из анодов диодов соединень 1 с первыми выводами элементов смещения первой группы, вторые выводы которых соединены с шиной нулевого потенциала, одни из катодов диодов соединены с первыми выводами элементов смещения второй группы, вторые выводы которых соединены с шиной питания, первые входы ключей тока чтения первой группы соединены с первым выводом первого согласующего элемента, второй выход которого соединен с шиной питания, первые входы ключей тока записи первой группы соединены с первым выводом второго согласующего элемента, второй вывод которого соединен с шиной питания,...

Номер патента: 1163354

Опубликовано: 23.06.1985

Авторы: Высочина, Копытов, Солод

МПК: G11C 7/00, G11C 8/00, H03K 19/20 ...

Метки: адресных, блоков, памяти, сигналов, формирователь

...на транзисторах 1 и 2 является входомформирователя, а выход подключенк затвору верхнего транзистора 7 парараэного усилителя, затвор транзис.тара 8 которого соединен с входом формирователя. Выход парафазного усилителя соединен с входом третьего инвертора (эатвор транзистора 6) и систоком транзистора ключевого элемента 10, затвор которого подключенк выходу третьего инвертора на транзисторах 5 и 6, а сток - к входувторого инвертора на транзисторахЪ и 4 и к истоку и затвору нагрузочного элемента на транзисторе 9с обеднением заряда.Формирователь работает следующим образом.При поступлении навход схемысигнала с уровнем логического нуля,транзисторы 2 и 8 закрываются и назатворетранзистора 6 устанавливается положительный потенциал. Тран 1...

Номер патента: 1171848

Опубликовано: 07.08.1985

Авторы: Ботвиник, Еремин, Черняк

МПК: G11C 8/00

Метки: запоминающее

...к базе и коллекторувторого и-р-и-транзистора 7, эмиттер и коллектор первого п-р-п-транзистора 6 подключены соответственно к базе р-п-р-транзистора 8 и к шине питающего напряжения, дополнительный эмиттер второго р-и-р-транзистора 7 подключен к опорной шине 3,Запоминающее устройство работает следующим образом. 30 При повышении напряжения на словарной шине 2 выше уровня невыбранной строки через открытое плечо элемента 1 памяти протекает ток заряда емкости опорной шины 3, что приводит к росту напряжения на ней и быстрому включению р-и-ртранзистора 8 и и-р-п-транзистора 7 за счет наличия цепи положительной обратной связи (база транзистора 8 соединена с коллектором транзистора 7, а коллектор тран зистора 7 соединен с базой...

Номер патента: 1171849

Опубликовано: 07.08.1985

Авторы: Ботвиник, Еремин, Сахаров

МПК: G11C 8/00

Метки: запоминающее

...шиной 3, а вторые - с шиной нулевого потенциала. Формирователь строки содержит п-р-и-транзистор 6, коллектор которого соединен с шиной питания, эмиттер - со словарной шиной 2, а база является адресным входом устройства, и резистор 7, один вывод которого соединен с базой, а другой - с коллектором п-р-и-транзистора 6. Устройство содержит блок шунтирования, который состоит из двух и-р-и-транзисторов 8 и 9, причем коллектор первого и-р-и-транзистора 8 подключен к шине питания, а эмиттер - к опорной шине 3 и эмиттерам второго и-р-п-транзистора 9, база транзистора 8 и коллектор и база транзистора 9 блока шунтирования подключены к дополнительному эмиттеру п-р-и-транзистора 6 формирователя строки. Запоминающее устройство работает следующим...

Номер патента: 1198565

Опубликовано: 15.12.1985

Авторы: Агибалов, Горшков, Невский

МПК: G11C 8/00

Метки: адресации, блоков, памяти

...дешифратора 6 поступает иа входы всех элементов И 7 1-го столбца. На первом входе элемента И 7. присутствует сигнал высокого уровня, поступающий с выхода первого элемента И 3, на втором входе - сигнал высокого уровня, поступающий с 1-го выхода дешифратора 6, а на остальных входах - сигналы высокого уровня, поступающие с инверсных выходов соответствующих триггеров 8, определяющих занятость блока памяти, Таким образом, только на выходе элемента И 7 в данном такте присут 11ствует сигнал высокого уровня. Сигнал высокого уровня с выхода элемента И 71 поступает на прямой11вход триггера 8 и переводит его в11единичное состояние, что соответствует занятости первого блока памяти. Этот же сигнал поступает на 1 -й вход элемента ИЛИ 9 , с выхода...

Номер патента: 1236548

Опубликовано: 07.06.1986

Авторы: Козюминский, Мятликов

МПК: G06F 12/02, G11C 8/00

Метки: адресное

...и код 25 адреса без изменения поступает на входы дешифратора 8, на выходе которого возбуждается адресная шина, определяемая кодом адреса. Режим адресации с маскированием используется при необходимости возбуждения одновременно нескольких выходных шин 9. В этом случае на управляющие входы 3 поступает сигнал И= 1. Тогда блок элементов И 7 открыт и код маски с выхода регистра маски 5 поступает через элементы И 7 на вторые входы элементов ИЛИ 6, где происходит поразрядное логическое сложение кода адреса и кода маски. В результате возможно возбуждение произвольных прямых и инверсных входов преобразователя двоичного кода в унитарный код, что в свою очередь возбуждает несколько его выходных шин.Рассмотрим пример адресации с маскированием....

Номер патента: 1265853

Опубликовано: 23.10.1986

Авторы: Бочков, Однолько

МПК: G11C 16/10, G11C 8/00

Метки: адреса, формирователь

...на прямой 17 и инверсный 16 адресные входы и если уровеньинверсного адресного сигнала такжеравен логическому целю, то с приходом на вторую шину 19 питания высоковольтных импульсов они через транзистор 4 пройдут на вход ключа 5, который будет открываться и пропускатьчерез себя программирующий ток, который разрушит программируемый элемент - плавкую перемычку 6. Если жеуровень инверсного адресного сигнала равен логической единице, то . 55ключ 5 будет закрыт и разрешенияпрограммирующего элемента - плавкойперемычки б - не произойдет,Таким образом, состояние программируемого элемента б будет соответствовать значению данного разрядаадреса дефектного блока.Нагрузочный элемент 7, первый 8и второй 8 инверторы служат для считывания состояния...

Номер патента: 1293759

Опубликовано: 28.02.1987

Авторы: Молчанов, Ставцев

МПК: G11C 11/4093, G11C 19/00, G11C 8/00 ...

Метки: буферное, запоминающее

...входами выбора соответствующих микросхем памяти. Второй счет чик 3 адреса и дешифратор 4 могут быть20 реализованы в виде одной микросхемы К 176 ИЕ 8.Буферное запоминающее устройство работает следующим образом.Режим работы устройства (запись или 25 считывание) определяется сигналом на входе 10 записи. Устройство начинает работать после подачи сигнала на вход 9 начальной установки, которым счетчики 2 и 3 адреса устанавливаются в исходное состояние. Тактовыми сигналами на входе 8 изменяется состояние счетчика 2 адреса, однако обращения к накопителю не производятся, поскольку ни один из выходов дешифратора 4, подключенных к входам элементов И-НЕ, не возбужден. Обращения к накопителю начинаются после появления сигнала на (К+ 1)-ом...

Номер патента: 1312648

Опубликовано: 23.05.1987

Авторы: Меховской, Супрун, Сычев, Шапкин

МПК: G11C 11/40, G11C 8/00

Метки: запоминающее, оперативное

...блоков1 и 2 Группа адресныхвходов 17(18) Группа адресныхвходов 17(18) 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р сопв 11 1 1 0 0 о о о сопвС о о 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 0 0 1 0 1 1 0 0 лица 2 Ячей Ячейк блока о 2 000 0 0010 Элементы И-ИЛИ 5 и 6 предназначены для формирования сигналов обращения к блокам 1 и 2 оперативной памяти соответственно в моменты подачи тактового сигнала на вход 25 устройства. Формирование сигналов обращения на выходах элементов И-ИЛИ 5 и 6 при наличии на управляющих входах мультиплексоров 3 и 4 ОО, 01 или 10 осуществляется при подаче сигналов обращения на входы элементов ИИЛИ 5 и (или) 6 с соответствуюьь 1 их управляющих входов 16 устройства. При подаче преобразованных...

Номер патента: 1377909

Опубликовано: 28.02.1988

Авторы: Пурэ, Степанов

МПК: G11C 11/401, G11C 7/00, G11C 8/00 ...

Метки: динамической, информации, памяти, регенерацией

...регенерации" (Т р - допустимое время хранения информации в динамической памяти, и - количество строк блока динамической памяти).С приходом очередного сигнала "Запрос регенерации" добавляется "1" к счетчику 3 адресов регенерации, из одноразрядного блока 10 памяти читается содержимое ячейки с адресом, соответствующим счетчику 3 (адресу регенерации очередной строки), и затем в эту ячейку записывается "1", При этом, если из одноразрядного блока 10 памяти читается "0", то значит, что за период Тр к строке с таким адресом было обращение и регенерации этой строки не требуется, если читается "1", то требуется регенерация строкиРабота производится следующим образом (фиг. 1 и 2).Сигнал "Запрос регенерации" с первого выхода блока 1...

Номер патента: 1464211

Опубликовано: 07.03.1989

Авторы: Авакян, Шагинян

МПК: G11C 8/00

Метки: адресных, сигналов, формирователь

...которых расположены элементы выборки, каждый из которых состоит из адресной обмотки и развязывавшего диода, катод которого соединен с первым выводом адресной обмотки, вторые выводы адресных обмоток элементов выборки нечетных строк матрицы подключены к соответствующим словарным шинам матрицы формирователя, а аноды диодов элементов выборки нечетных строк матрицы подключены к соответствующим первым разрядным шинам матрицы формирователя, две группы ключевых элементов, каждый из которых состоит из транзистора и двух токоограничительных резисторов, первые выводы которых соединены с эмитгером и коллектором транзистора соответственноа вторые выводы годключены к шине нулевого потенциала и к шине питанчя формировате- ля соответственно,...

Номер патента: 1596388

Опубликовано: 30.09.1990

Авторы: Королев, Фастов

МПК: G11C 8/00, G11C 8/12

Метки: адресный, формирователь

...Если пережигать сразу несколько перемычек, то может перегореть шина питания микросхем, Пережигание перемычек 10 каждой ячейки 9 производится последовательно. Для определенности рассмотрим работу устройства при пережигании перемычек 10, соответствующей разряду А. В этом случае на адресный вход А подается логический сигнал. соответствующий значению 1-го разряда, записываемого в ячейку 9 адреса, Причем уровень лог, "1" этого сигнала является повышенным по сравнению с уровнями "1", используемыми в рабочем режиме, На все остальные входы, кроме 1-го, подаются сигналы, инверсные сигналу на входе Аь Уровень лог, "1" на этих входах является обычным, используемым в рабочем режиме, который воспринимается элементом ИЛИ 3 как уровень лог. "0"...

Номер патента: 1596389

Опубликовано: 30.09.1990

Авторы: Королев, Фастов

МПК: G11C 8/00, G11C 8/16

Метки: адресный, формирователь

...шина питания микросхемы. Пережигание перемычек 10каждой ячейки 9 производится последовательно, Для определенности рассмотрим работу устройства при пережигании перемычки 10, соответствующей разряду Аь В этом случае на адресный вход А 1 подается логический сигнал, соответствующий значению 1-го разряда, записываемого в ячейку 9 адреса, На все остальные входы, кроме 1-го, подаются сигналы, инверсные сигналу на входе Аь При этом на входах мажоритарного элемента 3 оказывается большинствосигналов, инверсных сигналу Аь поэтому на его инверсном выходе будет сигнал А, а нэ прямом - Аь В результате на вторые входы элементов И-НЕ 1 и 2, относящихся к 1-му разряду, поступает такая же информация, которая была нэ их первых входах, т,е. в этом...

Номер патента: 1621083

Опубликовано: 15.01.1991

Автор: Землянухин

МПК: G11C 8/00

Метки: адреса, дешифратор

...может быть использовано в полупровод 5 никовых эапоминающих устройствах, в устройствах вычислительной техники и автоматики.Целью изобретения является сниже-, ние потребляемой мощности дешифратора.На чертеже представлена принципиальная схема дешифратора.Дешифратор содержит элементы И, каждый из которых состоит из резистора .1, транзистора 2, диодов 3 первой группы, диодов 4 второй .группы, диода 5 смещения, прямые входы б, ин" версные входы 7, выходы 8, шину 9 питания.Дешифратор работает следующим об 20 разом.При поступлении кода адреса на прямые.и инверсные входы б и 7 в силу подключения к этим входам б и 7 катодов диодов 3 первой группы на катодах диодов 5 всех элементов И, кроме одного, произойдет снижение потенциала, так как на...

Номер патента: 1635208

Опубликовано: 15.03.1991

Автор: Мархасев

МПК: G11C 8/00

Метки: адреса, запоминающего, устройства, формирователь

...входы сброса которых являются входом сброса формирователя, а выходы - выходами формирователя, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей за счет программируСчетчики 1.1, 1,2 и 1.3 выдаютодин или группу разрядов адреса, впределах группы идет последовательныйперебор адресов,Иассив адресов можно рассматривать как пространство, имеющее и координат (по числу счетчиков), При пприеме в запоминающее устройство иконтроле массива информации, имеющего и характеристик, с числом в элементов по каждой характеристике коэффициент пересчета каждого счетчикадолжен быть равным в. При работе сизменяемым форматом информации могутприменяться счетчики с переменным коэффициентом пересчета,Например, для приведенной...

Номер патента: 1644222

Опубликовано: 23.04.1991

Автор: Однолько

МПК: G11C 8/00

Метки: дешифратор

...потенциала в узле 23. Транзистор 4 при этом закрывается, транзистор 10 остается открытым, потенциал на выходе 11 дешифратора не имэеняется, остается низким, а транзистор 7 понижает потенциал в узле 28 и закрывает заряжающий транзистор 12.При переключении дешифратора из режима запрета в выбранное состояние все адресные сигналы остаются в низком логическом состоянии, потенциал в узле 23 остается высоким, Переключение сигнала на входе 22 в низкое логическое состояние понижает потенциал в узле 24, транзисторы 7 и 10 закрываются. Одновременно происходит переключение сигнала на входе 21 в высокое логическое состояние, что приводит к повышению потенциала на выходе 11 дешифратора через открытый транзистор 12, Для ускорения повышения потенциала...

Номер патента: 1658210

Опубликовано: 23.06.1991

Автор: Землянухин

МПК: G11C 8/00

Метки: дешифратор

...6 тока или на эмиттерэх транзи"торов 3, соответствует функции ИЛИ от ко,лбинации сигналов высокого и низкого уровней на входах 11 и 12.На выходах 13 дешифратора (коллекторы транзисторов 3) комбинации сигналов соответствуют функции ИЛИ-И от комбинации сигналов на входах 9-12,Повышение быстродействия дешифратора достигается путем снижения величины паразитной емкости, приведенной к информационным шинам, при этом основная часть переходов база - эмиттер транзисторов 3 имеет обратное смещения, что поэво ляет снизить паразитные емкости этих транзисторов, кроме того, управление го 5 10 15 20 25 30 35 40 45 50 информационным входам дешифратораосуществляется эмигтерными повторителями на транзисторах 9-12. Формула изобретения Дешифратор,...

Номер патента: 1705868

Опубликовано: 15.01.1992

Автор: Землянухин

МПК: G11C 8/00

Метки: адресный, формирователь

...адресного сигнала на вхсд 4 адресного формирователя (возрастание напряжения адресного сигнала) распределения токов и потенциалов в схеме будет происходить в следующем порядке, При достижении входного сигнала уровня выходного потенциала первого источника 5 опорного напряжения (с 1 на фиг. 2) ток источника 3 тока первого типа начнет переключаться в эмиттер транзистора 1 и в последующем через коллектор этого трэнзистора замыкаться в резистор 9, обеспечивая падение напряжения на нем. Соответственно начнется снижение потенциала на инвертирующем выходе 19 устройства, где перезаряд больших паразитных емкостей информационной шины дешифратора адреса будет осуществляться первым источником 18 тока второго типа. Потенциал же узла подключения...

Номер патента: 1705869

Опубликовано: 15.01.1992

Автор: Землянухин

МПК: G11C 8/00

Метки: адреса, дешифраторами, диодными

...потенциал на инверсном выходе устройства 20, во-вторых,появляется емкостной ток рабочего конденсатора 15: 50Ос-еВ 7личина емкости рабочего конден х где С сатор С2 величина суммарной паразитной ти, приведенной к базам одноэмитх транзисторов;о - амплитуда управляющего импулко терн са В - величина сопротивления резистВб - величина сопротивления базы тзистора;г - постоянная времени источниканала (определяет скорость изменениятенциала на выходах адресных инвертот - время.Как видно иэ вышеприведенногоношения, подбирая величины рабочегоденсаторэ, резистора постоянной вреисточника сигнала при определенныхтрофизических параметрах транзистормежсоединений можно получить требуток для достижения поставленной цели ор ра сиг- поров); соот- конмени...

Номер патента: 1637568

Опубликовано: 30.12.1994

Авторы: Габова, Плюснин, Портнягин

МПК: G11C 8/00

Метки: адреса, дешифратор

...37. Выходы 33 и 34 с подклю ченными к ним нагрузочными емкостямиостаются в заряженном состоянии до высокого уровня, так как транзисторы 1 - 3,5 за. крыты и транзисторы 17 и 18 тоже находятсяв закрытом состоянии. В результате гальваническая связь между выходами 33, 31 и 34, 32 через транзисторы 13, 17, 16, 12 и 14, 18, 19, 15.отсутствует, Транзистор 23 служит1637568 10 и 11 и закрываются все транзисторы 1-5, все транзисторы связи 6 - 9 переходят в закрытое, а первая и вторая строки заряжаются до напряжения шины 36, Необходимо 5 отметить, что в режиме программированияпотребляемая мощность дешифратором адреса возрастает за счет увеличения тока потребления от шины 36 и будет превышать потребляемую мощность в режиме считыва ния. 4....

Номер патента: 1254924

Опубликовано: 20.07.2004

Авторы: Омельченко, Сомов

МПК: G11C 8/00

Метки: памятью

Устройство для управления памятью, содержащее формирователи сигналов, регистр старших разрядов адреса, регистр младших разрядов адреса, первый и второй блоки сравнения, регистры базовых адресов, первый и второй дешифраторы номеров регистров, дешифратор страниц памяти, причем входы формирователей сигналов являются информационными входами устройства, выходы формирователей сигналов и дешифраторов номеров регистров подключены к одним из входов регистров базовых адресов, выход регистра старших разрядов адреса подключен к первому входу первого дешифратора номеров регистров, выход регистра младших разрядов адреса подключен к первым входам второго блока сравнения и второго дешифратора номеров...