Дешифратор

(51)5 6 11 С 8 АНИЕ ИЗОБРЕТЕНИЯ О Из, 198 ОгсШтз,3. 8. фровой вытности к на МДПГОСУДАРСТВЕН 4 ЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР вторСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относится к цичислительной технике, в чаинтегральным схемам памят Ж 1644222 А 1 ель изобретения - повышетвия дешифратора, Постав- достигается тем, что держит стабилизирующий демпфирующий конденсатствующими связями. Пере- элементы сглаживают никающие вследствие по- вход 15 периодических позволяет заряжать конденой связи до более высокого результате эа счет бутстрепускоряется формирование де 11 дешифратора. 2 ил. транзисторах. Ц ние быстродейс ленная цель дешифратор со транзистор 19 и тор 20 с соотве численные пульсации, воз ступления на импульсов. Это сатор 13 обратн напряжения, В ного эффекта сигнала на выхо45 50 Изобретение относится к цифровой вычислительной технике и может быть использовано в интегральных схемах памяти на МДП-транзисторах,Цель изобретения - повышение быстро-, действия дешифратора.На фиг. 1 представлена принципиальная электрическая схема дешифратора; на фиг. 2 - временные диаграммы его работы,Дешифратор содержит адресные транзисторы 1, шину 2 нулевого потенциала,адресные входы 3, ключевой транзистор 4, первый нагрузочный транзистор 5, шину 6 питания, отсекающий транзистор 7, транзистор 8 обратной связи, транзистор 9 предэаряда, разряжающий транзистор 10, выход 11, заряжающий транзистор 12, конденсатор 13 обратной связи, Фильтрующий конденсатор 14, вход 15 смещения, первый 16 и второй 17 выпрямляющие транзисторы, второй нагрузочный транзистор 18, стабилизирующий транзлстор 19, демпфирующий конденсатор 20, прямой 21 и инверсный 22 входы разрешения работы,ДешиФратор работает следующим образом.В режиме запрета обращения все сигналы на адресных входах 3 дешифратора и сигнал на входе 21 разрешения работы дешифратора имеют низкий логический уровень, а на входе 22 - высокий. Поэтому все адресные транзисторы 1 закрыты, и в узлах 23 и 24 с помощью нагрузочных транзисторов 18 и 5 установлен высокий логический уровень, равный напряжению питания, Последовательностью периодических импульсов, поступающих через конденсатор 14 и транзистор 17 с входа 15, установлен потенциал в узле 25, равный сумме напряжения питания и порогового напряжения МДП- транзистора. Диапазоны изменения потенциалов в узлах 25 и 26 ограничены транзисторами 16, 17 и 19. Конденсатор 20 служит для сглаживания пульсаций в узле 25, В узлах 27 и 28 при этом через открытые транзисторы 9 и 8 устанавливаются потенциалы, равные напряжению питания. Транзистор 10 открыт и на выходе 11 дешифратора установлен потенциал до низкого логического уровня "О".Таким образом, конденсатор 13 в режиме запрета обращения заряжен до уровня питания. В режиме обращения на прямой вход 21 разрешения работы поступает сигнал высокого логического уровня, на инверсный вход 22 - "О".При. переключении дешифратора из режима запрета в невыбранное состояние хотя бы один иэ адресных сигналов на входах 3 переключается в высокое логическое со 5 10 15 20 25 30 35 40 стояние, что приводит к понижению до логического нуля потенциала в узле 23. Транзистор 4 при этом закрывается, транзистор 10 остается открытым, потенциал на выходе 11 дешифратора не имэеняется, остается низким, а транзистор 7 понижает потенциал в узле 28 и закрывает заряжающий транзистор 12.При переключении дешифратора из режима запрета в выбранное состояние все адресные сигналы остаются в низком логическом состоянии, потенциал в узле 23 остается высоким, Переключение сигнала на входе 22 в низкое логическое состояние понижает потенциал в узле 24, транзисторы 7 и 10 закрываются. Одновременно происходит переключение сигнала на входе 21 в высокое логическое состояние, что приводит к повышению потенциала на выходе 11 дешифратора через открытый транзистор 12, Для ускорения повышения потенциала на выходе 11 дешифратора служат транзистор 8 и конденсатор 13 обратной связи эа счет бутстрепного эффекта; повышение потенциала на выходе 11 через конденсатор ,13 и транзистор 8 перезаряжается на затвор транзистора 12.При переключении дешифратора из не- выбранного состояния в выбранное все сигналы на входах 3 дешифратора переключаются в низкое логическое состояние. Нагрузочный транзистор 18 повышает потенциал в узле 23, открывает ключевой транзистор 4, который закрывает отсекающий 7 и разряжаощий 10 транзисторы. Конденсатор 13 и транзистор 8 обратной связи за счет бутстрепного эффекта ускоряют повышение потенциала в узле 28, заряжающий транзистор 12 открывается и устанавливает на выходе 11 дешифратора высокий логический уровень. сЬормула изобретения Дешифратор, содержащий адресныетранзисторы, ключевой транзистор, два нагруэочных транзистора, отсекающий транзистор, транзистор обратной связи, транзистор предэаряда, разряжающий транзистор, заряжающий транзистор, конденсатор обратной связи, фильтрующий конденсатор, два выпрямляющих транзистора, истоки которых соединены с первым выводом фильтрующего конденсатора, второй вывод которого является входом смещения дешифратора, адресными входами которого являются затворы адресных транзисторов, истоки которых соединены с истоком разряжающего транзистора и подключены к шине нулевого потенциала дешифратора, стоки адресных транзисто. Пилипенко аказ 1244 Тираж 346 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 ров соединены с истоками отсекающего и второго нагрузочного транзисторов и затвором ключевого транзистора, сток которого соединен с истоком и затвором первого нагруэочного транзистора и затворами отсекающего и разряжающего транзисторов, сток первого нагруэочного транзистора соединен со стоками транзистора предзаряда, стабилизирующего транзистора, первого выпрямляющего транзистора и подключен к шине питания дешифратора, выходом которого является сток разряжающего транзистора, который соединен с первым выводом конденсатора обратной связи и стоком заряжающего транзистора, затвор которсго соединен со стоком отсекающего транзистора и затвором и истоком транзистора обратной связи, сток которого соединен с вторым выводом конденсатора обратной связи и истоком транзистора предэаряда, затвор второго выпрямляюще го транзистора соединен с его истоком, о тличающийся тем,что,сцельюповышения быстродействия дешифратора, он содержит стабилизирующий транзистор и демпфирующий конденсатор, первый вывод 10 которого соединен с затвором и истокомстабилизирующего транзистора, затвором транзистора предэаряда, стоком второго выпрямляющего транзистора, а второй вывод соединен со стоком стабилизирующего 15 транзистора., затвором первого выпрямляющего транзистора и стоком второго нагрузочного транзистора, затвор которого соединен с его истоком, истоки заряжающего и ключевого транзисторов являются пря мым и инверсным входами разрешенияработы дешифратора соответственно.