Устройство для управления памятью

Номер патента: 1287096

Опубликовано: 30.01.1987

Авторы: Горяйнов, Остнек, Рираховский, Шлифер

МПК: G05B 1/01

Метки: сравнения

...сравнения, формируемого уст" 55ройством сравнения на выходах 33-37в зависимости от соотношения контролируемого напряжения 13, преобразуемого в код Я , и опорных напряжений жение 13 , достигает величины напряжения 13 с 61 с - , 1 13= 13 с- а 2 =И2 п хю5 где и - число разрядов счетчика 20;Ц - опорное напряжение ЦАП;1 . - номер разряда двоичногочисла;.а - знак ( цифра) двоичной системы счисления, который принимает значения 0 или 1 15"и 1,-1М =Е а 2 код, пропарциональщ 4 ннйй величине напряжения 13 .Импульс 13 з с ныхода компаратора 3 переключает триггер 11, связанный со входом С триггера 1.3, сигнал Б 1, из состояния пО" переходит в состояниеПо фронту переключения сигнала Б в момент 1 в триггере 13 записынается логический уровень сигнала...

Номер патента: 604144

Опубликовано: 25.04.1978

Авторы: Кустов, Панферов, Савельева, Федяева

МПК: H03K 5/20

Метки: сравнения

...представлена при аль ная структурная схема устройст авнения.Источник 1 входного сигнала соединен с входом компаратора 2Источники 3 и 4 помеховых сигналов соединены соответственно с детектирующими эле" ментами 5 и 6, Детектирующие элементы выполнены на операционных детекторах, в которых общая точка резистора 7 и катода диода 8 обратной свяэи каждого операционного детектора через нагрузочный резистор 9 подключается к сост ветствующим конденсаторам 10,11 и к входам нелинейных элементов 12 и 13, которые выполнены на операционных уси лителях с диодно-резистивной обратной связью (диод 14, резистор 15). Суммирующий резистор 16 включен параллель:- 15 но входу компаратора 2 и выходам нели нейных элементов 12 и 13.Устройство сравнения работает...

Номер патента: 686011

Опубликовано: 15.09.1979

Авторы: Кожина, Сементовский

МПК: G05B 1/01

Метки: сравнения, трехпозиционное

...между входными сигналами 1 11 = Ц - Ц, полученная15 на выходе блока выделения разности 1, может накатиться в одной из зон, определяемых задатчиками порога 8 - 11.При этом дифференциальные усилители 4 -формируют на своих выходах четырех- о разрядный код, так что каждой зоне соответствует свой код, который затем преобразуется дешифратором .12.Выходные сигналы дешифратора 12. управляют работой двух триггеров 13, 14 так, чтобы по установившимся в них состояниям можно было бы определить больше нормы, меньше нормы или в норме разность сравниваемых сигналов. Данное устройство устраняет возможный дребезг выходного сигнала на границах срабатывания пороговых устройств следующим образом. Предположим, что Ь 1.1 переходит из зоны нормы...

Номер патента: 1510009

Опубликовано: 23.09.1989

Авторы: Гаврилов, Товба

МПК: G11C 11/4093, G11C 8/06

Метки: адресов, буферной, памяти, формирования

...согласования задержки входной и выходной информации, принимаемой и передаваемой из буферной памяти,В циклах приема сумматор 8 состояниесчетчика 6 уменьшает на 1, в циклахпередачи увеличивает на 1.На Фиг.2 привецена временная диаграмма работы устройства. Каждыйканальный интервал делится на четыре цикла обращения к блоку 1 памяти - чтение, запись, чтение, запись(первые дна обращения при приеме,вторые при передаче).В таблице приведен пример операции арифметика-логических блоков приразличных состояниях,входов 14 и 15,на которые поступают разряды принимаемых и передаваемых данных, определяющих код информации, Формирование текущих адресов осуществляет блок, который в циклахприема выполняет операцию С-В, гдеС - состояние выхода 18 счетчика...

Номер патента: 1408459

Опубликовано: 07.07.1988

Авторы: Гафаров, Ковалдин, Насонов, Титов

МПК: G11C 29/00

Метки: адреса, блоках, выборки, памяти, резервированием

...на информационных,входах б устройства, на одном из ре,зервных выходов 8 устройства появля,ется сигнал выбора (логическая "1"),на выходах элементов ИЛИ-НЕ 3 и 4 фор-,мируются сигналы, запрещающие работудешифратора 1, так как на входах 10,дешифратора устанавливается комбинация сигналов логического "О", котораяявляется запрещенной, на основнык40адресных выходах 7 устройства не происходит формирования сигнала выбора.При несовпадении резервного адреса,хранимого в блоке 2, с входными адресными сигналами логического "О" на выходах элементов ИЛИ-НЕ 3 и 4 формиру 45ются сигналы с противоположными логическими состояниями, которые являются разрешенными для дешифратора 1;устройство выборки адреса функционирует так же, как и в случае, когла...