G06J 1/02 — дифференциальные анализаторы

Номер патента: 612262

Опубликовано: 25.06.1978

Авторы: Авидон, Кусовский

МПК: G06J 1/02

Метки: интегригорования, функций, хроматографических

...экстраполированные значения д -го пика функции, записанные заранее во второй блок 6 памяти, При этомна выходе блока 2 появляется значение(,В+1)-го пика,После появления максимума 1 ь-го пикавременной селектор 11 выдает сигнал отом, что максимум этого пика наступилраньше окончания (в)-го пика, Этотсигнал "опрокинет триггер 13 записи,который закрывает элемент 14, прекращаязапись в первый блок 6 памяти информациис выхода первого вычитающего блока 2Кроме того, этот триггер закрывает элемент 16, через который значения ординат пиков с блока 2 поступают на счетчик10 интеграла, открывает элемент 17, разрешающий выход информации с блока 2(значения (1 +1)-го пика) на счетчик 10,открывает элемент 20, который пропуститэкстраполированные ординаты,Лъ...

Номер патента: 612263

Опубликовано: 25.06.1978

Авторы: Казаков, Климович

МПК: G06J 1/02

Метки: интегратор, цифровой

...суммируется счетчиком9, в следукиций такт ;риггер 14 переключает прохождение импульсов ца счетчик 10.Их количество сравнивается схемой 18 сколичеством импульсов, подсчитанных счет-,чиком 9. После того, как количества импульсов в счетчиках 9 и 10 станут равными, на выходе схемы сравнения 18 появс40ляется сигнал, переключающий элемент И7 на прохождение всех последующих импульсов в анализируемом такте на вход счетчика 11 селектора пиков и элемента И 8. Всчетчике 11 эти импульсы подсчитываются,4и их количество сравнивается с числом, заложенным в дешифратор 15 и определяющимпорог срабатывании селектора пиков. Еслипревышение порога срабатывания не проис 50ходит,с приходом следующего тактового импульса опрокидывается триггер 14,...

Номер патента: 614444

Опубликовано: 05.07.1978

Авторы: Золотовский, Коробков

МПК: G06J 1/02

Метки: интегратора, накопления, цифрового

...11. Вход элемента ИЛИ 12 является выходом устройства,Устройство работает следующим образом.Допустим, на нход устройстна поступил сигнал +1. При этом на нходе 1 втечение й тактов (где И - длина регистра 11) присутствует сигнал, элементИ 4 открыт, а триггер 7 находится вединичном состоянии. В момент выходаиз регистра 11 младшего разряда суммы масштабный импульс переводит триггер 7 в нулевое состояние. Триггероткрывает элемент И 8, и инверсия младших разрядон суммы, сфорь,иронанная нэлементе НЕ 10, через элемент И 8 иэлемент ИЛИ 12 проходит на выход устройства и вход регистра 11. Код сумьж, пройдя через элемент НЕ 10, элемент И 4, элемент ИЛИ 5 и элемент задержки 6 в следующем такте перебрасывает триггер 7 в единичное...

Номер патента: 636639

Опубликовано: 05.12.1978

Авторы: Боюн, Козлов

МПК: G06J 1/02

Метки: интегратор, цифровой

..., 2 П функции сигналы переносапоступают йа блоки 3, 3 , , 3выделения приращения, которые производят выдачу приращений на выходы устройства, под воздействием сигналов,поступающих последовательно во времен)0 25 30 50 При интегрировании по Риману входы преобразователей 44, 42,4 и кода необходимо соединить между собой и подключить к общему входу независимой переменной, а преобразователи 44, 42, ,604 п кода в этом случае представляют собой обычные элементй И, через которые коды с выходов сумматоров 1, 1,65 1 П функции поступают на входы сумматоров 2, 22, , 2 интеграла.Для сокрашения количества выводов интегратора и упрощения коммутации между интеграторами выходы блоков 3, 32, Зп выделения приращения объединяются с помощью элемента ИЛИ 7 и...

Номер патента: 637833

Опубликовано: 15.12.1978

Авторы: Виневская, Омельченко, Станишевский

МПК: G06J 1/02

Метки: интегратор, цифровой

...пропРомежУточный РегистР б, Далее 1/2 ьчр;поступает в накопительный сумматор 7. 65 Для получения 1/16 дчр, величина 1/2 ьчрссумматора 7 поступает в регистр 2 множимого через первую группу элементовИ 4 со сдвигом вправо на три разрядав первый промежуточный регистр б. Полученная величина 1/16 дур складывается с записанной в накопйтельном сумматоре 7 величиной //2 ЬУр 1, Полученнаясумма Е 2 запоминается в накопитель,ном сумматоре 7,Величина Е образуется при слозжении величины Я и величины Егкоторая со второго промежуточного регистра 8 передается на первый промежуточный регистр 6 и суммируется свеличиной Е г, хранимой в накопительном сумматоре 7. Сумма запоминаетсяна накопительном сумматоре 7,Для вычисления величины Еь изБП на буферный...

Номер патента: 640331

Опубликовано: 30.12.1978

Авторы: Дубинин, Миримова, Рабинович

МПК: G06J 1/02

Метки: интегратор, цифровой

...интегрируемой функции це могут превышать половину динамического диапазона представления чисел,Цель изобретения - расширение функциональных возможностей за счет расширения динамического диапазона представления чисел. Поставленная цель достигается тем, что в интегратор введены регистр переполнения, первый и второй регистры сдвига, причем первый выход первого сумматора подключен к входу регистра переполнения, первый в.)хо которого соединен с в регистр 1 значения поднкццц в сумматоре 2 склаом, хранящимся в регистре проверяется произошло лц сли переполнения це пропереполнения 6 равен цусуммирования запцсываетинтегратор переходит к общего значения интегрируетом случае, когда происхос в сумматоре 2 (рсгистр всц единице), содержимоеРеда...

Номер патента: 642731

Опубликовано: 15.01.1979

Авторы: Гузик, Евтеев, Каляев, Пуховский

МПК: G06J 1/02

Метки: интегриующей, модуль, структуры, цифровой

...со входами элементов И 16,И 19, другие входы которых соединены соответственно с инверсным и прямым выходом последнего разряда регистра 17; выход элемента И 16соединен со входом регистра 17, выходы 23соединены с управляющим входом коммутатора3, выходы регистра 17 соединены со входамидещифратора 18, Выходы 24 соединены с управляющими входами коммутатора 8 процессора 2,выход элемента И 19 соединен со входами зле..Ментов И 20, И 21, И 22; входы 25, 27, 29,подключенные ко входам элементов И 20, И 21 иИ 22, соединены соответственно с инверсными вы.ходами (на фиг. 1 не показаны) первого, второгои третьего цифровых ипеграторов; входы 26, 28,соединенные со Входами элементов И 21, И 22, соединены соответственно с прямыми выходами1 на фиг, 1 ие...

Номер патента: 643915

Опубликовано: 25.01.1979

Автор: Соколов

МПК: G06J 1/02

Метки: анализатор, дифференциальный, цифровой

...счетешифратор с младших раэрядон, блок 7 чика 4, переводя его но второе состоя- памяти, коммутатор 8, блок 9 управле- ние, что обеспечивает посредстврм дения, сумматор 10, регистр 11 резульшифратора б подключение выходов нтотата, регистры 12 , 12 адреса прира- рого. регистра адреса приращений 12 щений, дешифратор 13 приращений, блок ко входу дешифратора 13. Затем блок 9 14 элементов И, буферный регистр 15, управления обеспечивает подключение схема 16 сравнения, информационный выходов дешифратора 13 и перезапись вход 17, управляющие входы 18,19. 45 иэ регистра 11 в буферный регистр 15..Устройство работает следующим об- При этом иэ блока 7 через коммутатор разом, 8 поступает приращение функции на, При подаче внешнего импульса оста- первые...

Номер патента: 646354

Опубликовано: 05.02.1979

Авторы: Гузик, Каляев, Криворучко, Крюков, Максименко

МПК: G06J 1/02

Метки: блок, интегрирующей, решаюший, структуры, цифровой

...элементы задержки 9, 10, информационные входы 11,12, 13, управляющие входы 14, 18,информационный выход 16, управляюший выход 17.Устройство работает следующимобразом.По сигналу, поступающему иэ масютабного узла" 8 в сумматор 1, происходит выдыение восьмеричного кода числа "входных приращений, которое поступа- .ет на вход сумматора 2, где происходит сложение со значением содержимогорегистров 3, поступающего на входысумматора.2 в восьмеричйом коде, Йолученное в сумматоре 2 значениейодын-.теграиьной функции в восьмеричном коде поступает на входы умножителя 4,где происходит его умножение на неза-,висимую переменную, постунающую повходу 13.,В сумматоре 8 происходит сложениеполученного в восьмеричном коде послеумножителя 4 приращения интеграла...

Номер патента: 650084

Опубликовано: 28.02.1979

Автор: Тарануха

МПК: G06J 1/02

Метки: интегратор, цифровой

...приращения из устройства управления подается сигнал выделения знака порядка. По этому сигналу перезаписываются из блока 2 в блок 8 вычисленная разность порядковПк +лхк) - П иа из блока 1 в блок 9 - разностьП"- П 1,в блоке 4 анализируются знаки разностипорядков40П)к 1) + Пью( 1) Поуд .По окончании операции выделения приращения и анализа знаковых разрядов изустройства чправления поступает а вход45 25 блоков 12. 13 сигнал выделения знакового разряда приращения. По этому сигналу знаковые разряды приращений подынтегральной функции и переменной интегрирования записываются в блоках 12, 13, Поокончании выделения знаков приращенийпз устройства правления подается потенциал выделения приращения на вход 24блоков 12, 13. По потенциалу...

Номер патента: 650085

Опубликовано: 28.02.1979

Авторы: Гузик, Каляев, Криворучко, Крюков, Максименко

МПК: G06J 1/02

Метки: блок, интегрирующей, решающий, структуры, цифровой

...на вход узла 9, на второй вход которого поступает приращение машинной переменной с шины 19. Узел 9 пропускает приращения машинной переменной через узел 10 на шину 2 без изменения в случае, если значение подынтегральной функции положительно. В случае отрицательного значения подынтегральной функции узел 9 производит переадресацию приращений машинной переменной, т, е. положительное приращение поступает по отри О цательной шине, а отрицательное по положительной.В режиме цифрового интегрирования содновременным умножением на постоянный коэффициент меньше единицы по шине 17 55 через узел 5 в узел 2 заносятся начальныеданные, по шине 23 в регистр 11 заносится постоянный коэффициент, а по шине 20 в регистр б - соответствующий код.Приращения...

Номер патента: 651371

Опубликовано: 05.03.1979

Авторы: Головко, Тарануха

МПК: G06J 1/02

Метки: интегратор, цифровой

...7,а ее порядок в счетчик 6.В блоке 8 анализируются старшие(двв из них знаковые) разряды мантиссыподынтегральной,функции и на основаниианапиза вырабатываются сигналы воэможности нормализации мантиссы подынтеградьной функции влево и необходимости нормализации функции вправо.Сигналы возможности нормализации влево вырабатываются блоком 8, если в результате анализа окажется, что в старших разрядах функции все нули (единицы), и если поступит на вход 18 сигнап увеличения веса приращения пере-менной интегрирования, а при отсутствии последнего сигнал нормапиэациивлево не вырабатывается,По сигналу" нормализации впевосхемой 9 запрещается выдача сигналаувеличения веса выходного приращения,и в регистре 7 осуществляется сдвигкода подынтеграпьной...

Номер патента: 661572

Опубликовано: 05.05.1979

Автор: Тарануха

МПК: G06J 1/02

Метки: интегратор, цифровой

...-м шаге.В элементе 2 анализируются единичные и нулевые разряды порядка приращения П;, ) до знакового разряда.10 5 20 28 ЗО 45 55 При наличии в порядке единиц и нулей элементом 2 вырабатывается сигнал разрешения, который поступает на входы элементов И 18, 19, 20, 21 и квантователя 15 и длится до окончания интегрирования, а при наличии только единиц вырабатывается сигнал запрета. По знаковому разряду входного прирашения из устройства управления подается сигнал выделения знакового разряда приращения на вход 25 блока б, дешифратора 13, блока 4, преобразователя 16. По этому сигналу перезаписывается из блока 4 в счетчик 7 вычисленная разностьпорядков. В блоке б анализируетсязнак разности порядков и в зависимости от него вырабатываются...

Номер патента: 667974

Опубликовано: 15.06.1979

Авторы: Беличко, Брюхомицкий, Шпилевский

МПК: G06J 1/02

Метки: детерминированно-вероятностный, интегратор

...переменной интегрирования соединенпоследовательно с блоком 14 второйразности переменной интегрирования.Первый вход блока 13 подключенко входу 8 интегратора, второйвход - ко входу 5 интегратора, второй вход блока 14 соединен со входом9 интегратора, а выход - с пятымвходом блока 7. В основу алгоритма предлагаемогоинтегратора положены выражения (1),7 уд) и (,;(4)В блоке 13 приращение У (х;), сравниваясь со случайными числамир(, в соответствии с методом Монте-Карло, преобразуется в вероятностную последовательностьо (у.,) что соответствует л, 5 ал(ф. 1) фгоритма (5) . Блок 14 выполняет алгебраическое сложение последовательности ,(, поступающей на второй вход со входа 9 интегратора, и последовательности( , поступающей на первый вход этого...

Номер патента: 674052

Опубликовано: 15.07.1979

Автор: Авдеев

МПК: G06J 1/02

Метки: интегрирующая, структура, цифровая

...содержит: массив чис.ловой инфо ации (значения подынтегральнойк первому и второму выходам комбинированно- ловой информ(го запоминающего блока второ 1 т вход накопи- функции), массий коммутационной информации1тели через дешифратор соединен с выходом счет. (программу коммутации) икоды управления,чика, первый,и второй входы которого подклю- определяющиевремя решения интегрирующейченык третьему и четвертому входам комбини- " структуры- и управляющие сигналы (пуск, сброс,рованного запоминающего блока, управляющие останов),:входы всех узлоВ комбинированного запомина- ВводкодоВ управлеНИЯ ПроИзвоДится в блокющего блока соединены соответственно с первым 45 управления 13, Ввод числовой информации вы.и вторым выходами у урдами узла...

Номер патента: 680001

Опубликовано: 15.08.1979

Авторы: Гузик, Евтеев, Каляев, Криворучко, Крюков

МПК: G06J 1/02

Метки: интегрирующая, структура, цифровая

...блока вывода, Йвыходов блока памяти соединены соотвественно с четвертыми входами И решающих блоков, вторые выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого подключен квходу блока управления,Блок-схема предлагаемой цифровой итегрирующей структуры представлена нвчертеже.В состав интегрирующей структуры в,дят блок 1 ввода, блок 2 памяти, решающие блоки 3, коммутатор 4, блок 5 управления, блок 6 вывода, элемент ИЛИРешение задач на структуре эсушестляется приближенными методами численного интегрирования. Результаты решениполучаются в виде числовых значений искомых величин через равные интервалывремени, определяемые заранее выбранным шагом решения.На входы решающих блоков информаф фции подается в виде...

Номер патента: 687452

Опубликовано: 25.09.1979

Авторы: Боюн, Козлов, Тракай

МПК: G06J 1/02

Метки: интегральных, решения, уравнений

...узлов 4 выделе.п;я приращений, группу ревсрсивных счетчи. ков 5, коммутатор б,регистр 7., блок 8 управ. ления.Устройство работает следующим образом.Перед началом работы начальное приближение функции заносится в реверсивные счетчики 5, а соответствующее ему значение невязок - 10 1 в сумматоры 3. В регистр 7 заносится число разрядов сдвига, которое гостоянно подается на управляющие входы коммутаторов 2, При выполнении очередной итерации по сигналу, с блока 8 узлы 4. вьщеляют приращения, кото рые поступают на соответствующие сумматоры 3, на коммутатор б и на соответствующие ревер сивные счетчики 5, где суммируются со значениями функции, полученными на предыдущей итерации. Но команде с блока 8 генераторы 1 20 выдают значения функций,...

Номер патента: 698017

Опубликовано: 15.11.1979

Авторы: Балашов, Кузьмин, Куприянов

МПК: G06J 1/02

Метки: интегратор, цифровой

...блока 1, а второеинформационное сечение (ИС 2) и счетчик 10обнуляются. Функцией цифрового интегратораявляется обеспечение на выходе 4 серии сигналов, число которых определяется значениемподынтегральной функции, записанной в ИС 1.В первом такте с первого выхода генератог 5ра 7 на второй вход сумматора 3 поступает"1", подается сигнал с третьего выхода генератора 7 на первый управляющий вход блока1, обеспечивая режим "Чтение по адресу,установленному на счетчике 10. Посколькузосчетчик перед началом работы обнуляется, тона первый вход сумматора 3 и первый прямой вход элемента И 2 поступают нулевоезначение первого разряда ИС 2 и значение старшего разряда ИС 1 соответственно, На первомЗ 5выходе сумматора 3 формируется значениесуммы, равное...

Номер патента: 703840

Опубликовано: 15.12.1979

Авторы: Гузик, Криворучко, Крюков

МПК: G06J 1/02

Метки: вычислительное, интегрирующей, структуры, цифровой

...Все эти действийвыполняются до тех пор, пока значение порядка приращения переменной интегрирования не станет рав-ным нулюЕсли же значение порядка приращения переменной интегрирования меньше нуля, то узел 12 производит анализ обратного масштабного сигнала со входа 19. На вход 19 данного вычислительного уст-: ройства поступают масштабные сигналы с выходов 18 тех последующихфф вычислительных устройств, входы 15 которых соедййены с выходом данного вычислительного устройства. Этот сигнал осуществляет контроль за выходом приращения за младшие разряды мантиссы подынтегральной функции. И если хбтя бы в одномиз 1 фпоследующихф устройств, соединенных с данным, появится этот сигнал, то он поступит на вход 19 и яа вход узла 1.2 данного устройства....

Номер патента: 705478

Опубликовано: 25.12.1979

Авторы: Антоничев, Борисенко, Владимиров, Пьявченко, Чесноков

МПК: G06J 1/02

Метки: вычислительное

...в регистре 8 осуществляетсясдвиг ийформвции на двв разряда вправо,В третьем цикле операции содержимоерабочей ячейки результата 1 2 (константа 11,1100 считывается в реся два старших разряда подкоренноговыражения, Нв,основе записанной в первом цикле ойервции в триггер знака суммы 22 единицы (энякв константы 11;1100) на элементе 2 И-ИЛИ 20 вырвбатыввется потенциал, открывающий цепьх (+1) коммутатора-умножителя 6 и насумматоре 3 выполняется сложение содержимого регистров 1 и 5. Полученная40 сумма через регистр 4,.блок умножения на масштабный коэффициент 2119 (по цепи х 2 ) элемент ИЛИ 23, элемент.22 И-ИЛИ 21, коммутатор записи 15 засылается в ОЗУ в регистр 12. Знак полученной суммы записывается в триггер знака 22 и управляет цепями х(+1) и.х...

Номер патента: 720427

Опубликовано: 05.03.1980

Авторы: Данчеев, Ермаков, Кузьмин, Смирнов

МПК: G06J 1/02

Метки: интегратор, цифровой

...и - число разрядов блока 1 и регистра 4, Приращения Ь у и ь 1 подаются на входы блока 1 и блока итераций 3 в первом такте итерации, когда на второй вход сумматора 5 подается значение младшего разряда регнста 4 . в котором хранится значениерантекущего времени С. В блоке 1 в ко -цв каждой итерации образуется текущее значение подынтегральной функцииУ =Е. лУй),Е1а в сдвиговом регистре 4 (при нулевом начальном значении) " текущеезначение времени1= Г ь,Ь),с,Если на некотором такте итерации31 11на выходе регистра 4 появился 0 , 26а на первом выходе сумматора 5 образовалась 1, то элемент И 2 отпирается и пропускает на выход устройства от блока 1 очередное значениег(М,25Напоследовательности итераций1, 2, 3, 4.выходной поток приращений...

Номер патента: 732920

Опубликовано: 05.05.1980

Авторы: Гузик, Криворучко, Крюков

МПК: G06J 1/02

Метки: интегратор, цифровой

...интеграла, блок коммутации,сумматор по модулю Й , счетчик помодулю Й, блок сравнения, причемвход блока свертки приращенияподынтегральной функции подключенк выходу масштабного блока, второйвход сумматора подынтегральной Функции подключен к первому выходу блокасвертки приращения подынтегральнойФункции, вход блока свертки подынтегральной функции подключен к первому выходу сумматора подынтегральной функции, вход регистра подынтегральной функции подключен к первому выходу блока свертки подынтегральной функции, вход регистра остатка интеграла подключен к первому выходу блока свертки остатка интеграла, вход блока свертки остатка интеграла подключен к первомувыходу сумматора остатка интеграла,первый, второй, третий, четвертый,пятый, шестой,...

Номер патента: 734745

Опубликовано: 15.05.1980

Авторы: Едиткин, Пекуровская

МПК: G06J 1/02

Метки: интегратор, цифровой

...6 вновь вводится в накопительный регистр 4.Так как содержимое регистра 3 подын 745 4тегрального выражения определяется И. значащими разрядами и (41+1)-й разряд регистра 4 обнулен, то наличие единицы в (4 Я +1 ) -м разряде накопительного регистра 4, в который вводится сумма с выхода сумматора 6, используется для формирования переполнения, С выхода формирователя 5 переполнений, синхронизированного импульсами генератора 1 тактовых импульсов, импульс переполнения, пройдя через элемент 8 задержки Обнуляет (0+1)-й разряд накопительного регистра 4, Непосредственно с выхода формирователя 5 переполнений импульсы с час.тотой переполненийимеющие вес,равный единице, и со знаком минус поступают на второй вход сумматора 7,Частота...

Номер патента: 739566

Опубликовано: 05.06.1980

Авторы: Кошкин, Кузьмин, Куприянов, Шубина

МПК: G06J 1/02

Метки: интегратор, цифровой

...И 5, первый вход которого подключен к первому выходу блока итераций 4, второй выход которого подключен к управляющим входам регистра 1 подинтегральной функции и регистра 2 сдвига, выход которого подключен к его входу, а также через элемент НЕ 6 подключен к входу элемента задержки , выход которого 2 ф подключен к второму входу первого элемента И 3, входу блока итераций 4 и к второму входу второго элемента И 5, выход которого подключен к входу первого разряда регистра 2. Первый вход первого элемента И 3 подключен к выходу регистра подинтегральной функции, а выход к выходу 8 интегратора.Интегратор работает следующим образом.В исходном состоянии регистр 2 сдви- я га обнулен, а в регистре 1 подинтегральной функции записано значение...

Номер патента: 739567

Опубликовано: 05.06.1980

Авторы: Гуревич, Русинов, Соколов, Сягаев, Чернышев

МПК: G06J 1/02

Метки: интегратор, цифровой

...состояние триг- ЗО гер 2 возвращается сигналом с выхода узлауправления преобразователя 1 в начале каждого нового цикла преобразования. В первый цикл преобразования значение кода Убс в регистре 4 равно нулю (т. е. 1.1 в, больше 116), и в начале второго подтакта этого цикла импульс с выхода компаратора 3 поступает на триггер 2, который открывает первый элемент И 5, разрешенный сигналом с выхода узла управления преобразователя 1. Тактовые импульсы с генератора преобразователя 1 поступают через элемент И 5 на шину сложения регистра 4 базисного сигнала, выполненного реверсивным. Младшие разряды регистра 4 являются буферными, а код базисного сигнала 1.16 с снимается со старших разрядов. Поэтому к началу второго цикла преобразования в...

Номер патента: 742977

Опубликовано: 25.06.1980

Автор: Соколов

МПК: G06J 1/02

Метки: анализатор, дифференциальный, цифровой

...работы цифрового дифференциального анализатора, Далее подключается выход дешифратора 2 и из запоминающего устройства 1 (с выходов его) информация с координатами начального положения участка поступает на входы сумматора 11 и запоминается в нем, с вторых выходов запоминающего устройства 1 информация с приращением и со знаком приращения функции (постоянный для выбранного участка) записывается в регистр 5 приращения функции, а с третьих вйходов запоминающего устройства 1 информация с указанием количества дискретов для выбранного участка в котором приращение Функции может считаться постоянным-линейным, записывается в регистр 6 ограничения участкаКоличество дискретов для вибираемых участков может существенно отличаться для различных...

Номер патента: 744654

Опубликовано: 30.06.1980

Авторы: Блинова, Пьявченко, Флексер, Чернов

МПК: G06J 1/02

Метки: интегро-арифметическое

...элементов И,выходы которых соединены с первымивходами соответственно первого и второго дополнительных элементов ИЛИ,вы ход первого дополнительного элемента 25ИЛИ подключен ко второму входу преобразователя кода, выход второгодополнительного элемента ИЛИ подключен ко второму входу второго сумматора, первый выход третьего регистраподключен к первым входам третьегои четвертого дополнительных элементов И,выходы которых соединены соответственно со вторыми входами первогои второго дополнительных элементовИЛИ; пятый вход формирователя приращений, третий вход первоговторыевходы первого, второго, третьегои четвертого дополнительных элементов И являются управляющими входамиустройства, а выход третьего регист О:ра- информационным выходом...

Номер патента: 746601

Опубликовано: 05.07.1980

Авторы: Головко, Тарануха

МПК: G06J 1/02

Метки: интегратор, масштабный

...функции, то блоком 1 Ь выделяется приращение, а остаток записывается в регистр 1. Наибольшая скорость выдачи приращений будет, когда масштабный импульс находится в старшем разряде, а наименьшая - когда масштабный импульс в младшем разряде регистра 6.Если в блоке 4 записан положительныйзнак разности весов, то этим блоком выдается сигнал на отключение элементом12 И выхода регистра 1 от входа сумматора 13. При этом умножителем 14совместно с регистром 6 и блоком 16выдаются приращения, вес которых равенвесу младшего разряда подинтегральной. функции, если масштабный импульс находится в младшем разряде регистра 6. Апри сдвиге масштабного импульса влево,вес приращений будет увеличиваться эасчет того, что каждый сдвиг масштабного импульса...

Номер патента: 746602

Опубликовано: 05.07.1980

Авторы: Блинова, Пьявченко, Сахарова, Чернов

МПК: G06J 1/02

Метки: интегро-арифметическое

...Выполнение.опе- щ .втоРой Регистры функций 1 и 2. В слурации начинается после поступления е нади ия йнверсии ри к Пур из запоиинаюдего устройства прн- неизиенные Разряды подынтегральньйт у ( +1) . . функции переписываются н первый ирадения в регистР прираде- второй регистры поль)нтегральных функ- су и атор- у, если я 5.дп у Ф яоп 5 74 бб 02 6 ций 1, 2. Вместе с этим разряды под- матора 3 поступает в экстраполятор 13,е ынтегральной функции направляются в По окончании операции в ЗУ заносятся формирователь приращений интеграла. значения ург при Пург = О или Полученное на выходе формирователя ург(1.+1) при Пур 1 = 1, поступающие - приращений б приращение тивсс)-. щ вьу ров подынтегральной функции 1 и 2, . передается на первый вход...

Номер патента: 769572

Опубликовано: 07.10.1980

Авторы: Курт-Умеров, Шаповалов

МПК: G06J 1/02

Метки: вычислительное, дифференциальных, линейных, решения, уравнений

...с вторыми входами и интеграторов, третьи входы которых соединены с выходами соответствующих умножителей, третий выход блока управления соединен с первыми входами делителя и блока памяти, второй вход которого подключен к выходу регистра порядка, выход делителя соединен с первыми входами и преобразователей код - частота, вторые входы которых соединены с выходами соответствующих интеграторов, выходы и преобразователей код - частота соединены с группой входов блока памяти, выходы (и - 1) преобразователей код - частота подключены к вторым входам соответствующих элементов И, выходы которых соединены с вторыми входами соответствующих умножителей, начиная со второго, первый выход памяти коэффициентов и начальных условий соединен с вторым 3...