Цифровая интегрирующая структура

ОПИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДВТВЛЬСТВУ Союз Советсккн Социалксткческих Республнк(23) Приоритет ааудвратвенный нветет СССР на делам нзабретанкй н аткрмтнйОпубликовано 15,08.79,Бюллетень М ата опубликования описания 18.08.79(54) ЦИФРОВАЯ ИНТЕГРИРУКИЦАИзобретение относится к области вычислительной техники и предназначено длярешения задач управлення ответственнымн процессами и подвижными объектами,а также для использования всистемахуправления этими процессами,5Известна цифровая интегрирующаяструктура 11, содержащая решакнциеблоки, блоки коммутации, блоки ввода ивывода и блоки управления, предназначенная для решения, широкого классазадач,описываемых системами дифференцнальных и алгебраических уравнений н уравненнямн, сводящимися к дифференциальным.Недостатком такой структуры являет 15ся низкая надежность из-за отсутствияконтроля за правильностью решения.Наиболее близкой по технической сущности к данному изобретению являетсяцифровая интегрирующая структура 2,содержащая решающие блоки, блок ввода,блок вывода, блок управления, блок на-бора, блок коммутации. Недостатком этой интегрирующей структуры является ее низкая надежность, так как в ней отсутствует контроль за правильностью решения н устраненне возникающкх сбоев н отказов логическнх элементов.Целью изобретения является повышенне надежности структуры.Поставленная цельдостигается тем, что в цифровую интегрирующую структуру, содержащую блок ввода, блок вывода, коммутатор, Д решающнх блоков, блок управления, прячем первый выход блока ввода соединен с первыми входами т 1 решающнх блоков, первые выходы которых подключены к соответствующим и ьходам коммутатора, ( )1+1)-ный ьход коммутатора соединен со вторым выходом блока ввода, первый выход блока управления соединен со входом блока ввода н вторыми входами П решающих блоков, третьи входы которых соединены с соответствующими выходами коммутатора, вторые выходы т 1 решающихблоков подклю68 ООО 1ы- обхэдимое количество итераций, в течение н которых вычисляется точка решения, т. е.задается шаг решения, а также задается ент необходимое число точек решения. Затемблок 5 вырабатывает команду пуска, покоторой вырабатывается сигнал, разрешающий решение задачи. В процессе решения зад ачМ обмен информацией между решающимиблоками 3 происходит через соответствующие элементы коммутатора 4. На каждой итерации в решающих блоках 3 наряду с вычислениями производится контроль за правильностью выполнения арифметических операцийи передачи информации в регистрах, а вычис-.ленные новые значения подынтегральной э функции и неквантэввнного приращенияинтеграла, наряду с запоминанием их в н регистрах решающих блоков 3, поступаютв соответствующие ячейки блока 2, который хранит также значения подынтегрвльной функции и некввнтованного приращения интеграла, вычисленные в предыдущейитерации (для первой итерации- это будут 7 начальныеданные). В случае, если в каком в 25то решающем блоке 3 происходит сбойвычислений, то этот блок выдает нвсвой управляющий выход сигнал сбоя, который через элемент ИЛИ 7 поступает вЗОблок 5. Блок 5 вырабатывает сигнал остановарешения и одновременно сигнал считыванияинформации, который поступает в блок 2. Поэтому сигналу из ячеек блока 2 в соответствующие решающие блоки 3 записываются зна 35чения подынтегрвльной функции и неквантэванного приращения интеграла предыдущегошага решения. По окончанию сигнала считывания блок 5 вырабатывает сигнал, разрешающий решение, и вычисления возобновляются стой итерации, нв которой произошел сбой. 3чены соответственно к и входам блока ввода, ( П+1)-ый вход которого подключек второму выходу блока управления, введены дополнительно блок памяти и элемИЛИ, причем первый вход. блока памятисоединен с первым выходом блока вводавторой вход блока памяти подключен ктретьему выходу блока управления, третвыходы И решающих блоков соединены ссоответствующими входами блока памятии с (0+2 -м входом блока вывода, Йвыходов блока памяти соединены соотвественно с четвертыми входами И решающих блоков, вторые выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого подключен квходу блока управления,Блок-схема предлагаемой цифровой итегрирующей структуры представлена нвчертеже.В состав интегрирующей структуры в,дят блок 1 ввода, блок 2 памяти, решающие блоки 3, коммутатор 4, блок 5 управления, блок 6 вывода, элемент ИЛИРешение задач на структуре эсушестляется приближенными методами численного интегрирования. Результаты решениполучаются в виде числовых значений искомых величин через равные интервалывремени, определяемые заранее выбранным шагом решения.На входы решающих блоков информаф фции подается в виде приращения подинтегрвльной функции и переменной интегрирэвания. Решающий блок оперирует содноразрядными приращениями, выполняеоперации численного интегрирования, суммирования приращений функции знака иограничения. Для обеспечения достэвер 40ности функционирования в нем осуществляется контроль выполнения арифметических операций и передачи информации врегистры, и при обнаружении сбоя решаю 45ший блок выдает сигнал сбоя на выходнуюуправляющую шину.Перед настройкой структуры на решениезадачи и выполнением процесса решенияпроизводится установка в нулевое положение блоков 1, 2, 3,6 и коммутатора 4подачей соответствующих сигналов с блока 5.Настройка структуры на решение задачи может производиться квк вручную с цпомощью блока 5, так и автоматически спомощью блока 1.Решение задачи осуществляется следующим образом. В блоке 5 задается неПосле этработки заданного количества итераций блок 5 вырабатывает сигнал останова, который поступает в блок 6 подготавливая его к работе, При наличии приз нака печати в коде операций информация из решающего блока 3 по второму выходу поступает в блок 6 и происходит печать точки решения, после чего решение продолжается. После отработки необходимого количества точек решения, блэк 5 вырабатывает сигнал окончания решения,Если же сбой на какой-либо итерации повторится три раза, тэ этэ классифицируется как отказ элемента, и блок 5 вырабатывает сигнал авврийнэгэ эствнова, по которому решение прекрвпается и в блэк 6 поступает сигнал, разрешающий индикацию номера решающего блэка, в кэтэ680001 ром произошел отказ. После замены нсо исправного решающего блока производится дв; снова настройка структуры на решение дан- кэ ной задачи и вычисления начинаются зано- вь во. ПТаким образом, введение новых узлов - ст блока памяти и элемента ИЛИ, в также использование в качестве решающего блока -блока с контролем, позволяет производить щ эффективный контроль за правильностью р. -1 О шения и обнаруживать и автоматическибл устранять возникающие сбои, а такжевь обнаруживать возникающие отказы логивь ческих элементов и указывать номер ре- бл15 швющегэ блока, в котором произошла неисправность, с целью замены его на ис- ре правный решающий блок.в 20 формула изобретения Цифровая интегрирующая структура, содержащая блэк ввода, блок вывэда, коммутатор, П решающих блоков, блок управления, причем первый выход блэка ввода 25 соединен с первыми входами П решающих блоковпервые выхэды кэтэрых подключены к соответствующим П входам коммутатора, 1,П +1)-ый вход коммутатора соединен сэ вторым выходом блэка ввода, первый выход блэка управления соединен 6входом блока ввода и втэрыми вхо,ш П решающих блоков, третьи входы торых соединены с соответствующими иодами коммутатора, вторые выходы решающих блоков подключены сэответвенно к П входам блока вывода ( П+1) -ый1од котэ 1 эого подключен к втьрому ходу. блока управления, э т л и ч в юа я с я тем, что, с целью пэвышения вдежности, в нее введены дэполнительцээк памяти и элемент ИЛИ, причем перй ьход блока памяти соединен с пе 1- гм выходом блока ввода, второй ьхэд экв памяти подключен к третьему выду блока управления, третьи выходы П швющих блоков соединены с сэответсгуюшими входами блока памяти и сИ +2) -м входом блока вывода, И выходов блока па 4 яти соединены соответственно с четвертыми входами П решающих блэкэв, вторые выходы которых соединены с сээтветствующими входами элемента ИЛИ, выход которого подключен ко ьходу блока управления. Источники информации, принятые вэвнимание при экспертизе1. Авторское свидетвп сгвэ СССРМо 481916, кл, О 06 1 1/02, 1975.2. Авторское свидетельствэ СССГМо 532112, кл. И 06 У 1/02, 1976.Составитель Н. ПалееваРедактор Н. Каменская Техред Э. Чужик Кэрректэ 1 А. ГриценкоЗаказ 4796/45 Тираж 780 Пэдниснэ ЦНИИПИ Государственного кэмитета СССР пэ делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5 филиал ППП "Патент", г. Ужгород, ул. Прэектная, 4