Цифровой интегратор

ц 720427 Союз Советских Социалистических Республик(22) Заявлено 26027 б 21) 2327397/18-24с присоединением заявки Но -(51)М. Кл. С 06 Ю 1/02 Государственный комитет СССР по делам изобретений и открытий(71) Заявитель 54) ЦИФРОВОЙ ИНТЕГРАТОР Устройство относится к вычислительным устройствам систем управления и может быть использовано в системах численного программного управления различным технологическим оборудованием.Известен интегратор 1, содержащий счетчик подынтегральной функции, счетчик тактовых импульсов и комбинационный блок, состоящий из элементов И-ИЛИ.Недостатком устройства является то, что объем комбинационного блока увеличивается пропорционально числу его разрядов. 15 Наиболее близким техническим решением к изобретению является интегратор цифрового дифференциального анализатора 2), содержащий блок 20 преобразования подынтегральной функции, первый элемент И, блок итераций, сдвиговый регистр, сумматор, первый вход которого подсоединен к выходу сдвигового регистра, пер вый выход - ко входу сдвигового регистра, второй выход - через элемент задержки к первому входу второго элемента И, подсоединенного выходом к второму входу сую:.зтора, а втсрым входом к выходу блока итераГздостатком данного устройстваявляется то, что объем блока преобразования подынтегральной функцииувеличивается пропорционально числуего разрядов, что снижает надежностьработы всего устройства.Цель изобретения - повышение,надежности работы интегратора.Поставленная цель достигаетсятем, что в предложенном устройствепервый вход первого элемента И подсоединен к первому выходу сумматора.Второй вход первого элемента И подсоединен к выходу сдвигового регистра. Третий вход первого элемента Иподсоецинен к выходу блока преобразования подынтегральной функции,а третий вход сумматора подсоединенк выходу блока итераций.На чертеже представлена структурная схема интегратора,Он содержит блок преобразованияподынтегральиой функции 1, элементИ 2, блок итераций 3, сдвиговыйрегистр 4, сумматор 5, элемент задержки б и элемент И 7,720427 Формула изобретения Заказ 10220/3Подписное ЦНИИПИ Тираж 75итерация проходит за и тактов,где и - число разрядов блока 1 и регистра 4, Приращения Ь у и ь 1 подаются на входы блока 1 и блока итераций 3 в первом такте итерации, когда на второй вход сумматора 5 подается значение младшего разряда регнста 4 . в котором хранится значениерантекущего времени С. В блоке 1 в ко -цв каждой итерации образуется текущее значение подынтегральной функцииУ =Е. лУй),Е1а в сдвиговом регистре 4 (при нулевом начальном значении) " текущеезначение времени1= Г ь,Ь),с,Если на некотором такте итерации31 11на выходе регистра 4 появился 0 , 26а на первом выходе сумматора 5 образовалась 1, то элемент И 2 отпирается и пропускает на выход устройства от блока 1 очередное значениег(М,25Напоследовательности итераций1, 2, 3, 4.выходной поток приращений образует поток частотыНУ=:Е. У ЕЗООрганизация и формирование выходного сигнала предложенного интегратора схожи с Формированием выходного сигнала в двоичном умножителе,где специальный программный счетчикпосредством комбинационной схемы,представляющей собой линейку элементов И, опрашивает состояниеразрядов регистра подынтегральнойфункции по специальной программе и 40выдает на выход устройства потокимпульсов видас 2 г1 2 ф 1 ф"где 1- содержимое 1-го разряда регистра подынтегральной функции ( У 1 - старший разряд) .Программный счетчик при интегрировании по одному и тому же параметру может быть общим для нескольких интеграторов, Он имеет комбинационную схему, объем которой увеличивается с ростом числа разрядов и.Таким образом, введение новых связей между блоками, входящими в интегратор, позволиловыделить объем нестандартной комбинационной схемы, который не увеличивается с ростом числа разрядов;при применении большого числа интеграторов, интегрирующих по одному и тому же параметру, число и-разрядных сдвиговых регистров сократить до одного, и тем самым, повысить аппаратурную надежность интегратора. Цифровой интегратор, содержащий блок преобразования подынтегральной функции, первый элемент И,. блок итераций, сдвиговый регистр, сумматор, первый вход которого подсоединен к выходу сдвигового регистра, первый выход - ко входу сдвигового регистра, второй выход через элемент задержки - к первому входу второго элемента И, выходом подсоединенного к второму входу сумматора, а вторым входом - к выходу блока итераций, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности работы интегратора, первый вход первого элемента И подсоединен к первому выходу сумматора; второй вход первого элемента И подсоединен к выходу сдвигового регистра; третий вход первого элемента И подсоединен к выходу блока преобразования подын - тегральной Функции, а третий вход сумматора подсоединен н выходу блока итераций. Источники информации,принятые во внимание при экспертизе 1. Патент США Р 2910237,кл. 135-150. 3, 1959. 2, Шилейко А.В. Цифровые модели,К-Л., Энергия, 1964, с. 27.Филиал ППП Патент г, Ужгород, ул. Проек