Цифровой дифференциальный анализатор

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Саюз Сееетских 4:фциалистических Республик(1 М. Ка606 У 1/02 с присоединением заявки М Государственный омитет СССР по деяам изобретений и открытий(23) ОрноритетОпубликовано 2501,79.Бюллетень ЗЬ 3. Дата опубликования описания 2501.79(54) циФРОНОЙ диФФеРенциАльный АнАлиЗАтОР 1Изобретение относится к области вычислительной техники, Оно может быть использовано в качестве функционального преобразователя и формирова- . теля различных функциональных эави симостей, например, для управления фазированной антенной решеткой РЛС, для управления разверткой индикатора РЛС и для других целей.Известны цифровые дифференциальные анализаторы ПДА) 1, содержащие . переменные линии задержки, блок памяти, элементы И.Недостатком известных устройств является значительная конструктивная 15 сложность.Из известных устройств наиболее . близким по технической сущности является цифровой дифференциальный анализатор 21, содержащий датчик исходных данных, вход которого является входом устройства, формирователь адреса, состоящий иэ адресных. счетчиков старших и младших разрядов, соединенных соответственно с дешифра".торами старших и младших раэрядбв, коммутатор, блок памяти, группа выходов которого соединена с группой входов коммутатора, блок управления, сумматор, первая группа входов кото- о 0 2рого соединена с первой группой выходов коммутатора, вход которого сое" динен с первым выходом блока управления, регистр результата, первый вход которого соединен со вторым выходом блока управления.К недостаткам известного устройства следует отнести то-;что в нем невозможно обеспечить ойеративный ввод любого значения функции в произ" вольный момент времени, что удлиняет время решения задачи.Цель изобретения - повышение быстродействия цифрового,дифференциального анализатора.Поставленная цель достигается тем что в устройство введены И регистров адреса приращений, дешифратор приращений, блок элементов И, буферный ре- . гистр и схема сравнения, причем пбрвая группа выходов датчика исходных данных соединена с группой входов адресного счетчика старших разрядов, а вторая группа"выходов - с первой группой входов схемы сравнения, выход которой подключен к .первому входу блока управления, третий выход блока управления соединен со. входом адресного счетчика старших разрядов и ср вторым входом адресного счетчика6,43915 ф младших разрядов, четвертый выход - на входы й регистров 12 и записыва-"и со вторым входом адресного счетчика ется в них, Так как адресный счетчик "Младших разрядов, пятый выход - ко 4 находится в нулевом состоянии то входу дешифратора старших разрядов, на дешифратор 13 поступает адресная шестой выход - ко входу блока буфер- информация, соответствующая 0. ного регистра, второй вход блока уп- Затем блок 9 управления обеспечивает равления является информационным вхо подключение выходоЬ дешифратора 13, дом устройства, седьмой и восьмой При этом иэ блока 7 через коммутатор вход блока управления являются управ поступает нулевое приращение на ляющими входами устройства, первый и первые входы сумматора 10, а на втовторой выходы дешифратора адреса рые нходы его поступает информация старшйх разрядов соответственно с Ю иэ буферного регистра 15 (нуле= ,первым и вторым входами блока памяти, ваяф), Затем информация иэ суммато группа входов которого соединена с ра 10 переписывается в регистр 11 группой ныходов дешифратора прираще- результата (блок 14 может отключатьний, первый и второй выходы дешифра- ся только.при вводе исходных данных) . тора адреса младших разрядов соедине Далее приходит импульс на счетный ны с соответствующими входами й ре- вход адресного счетчика 4, переводя гистров адреса приращений, выходы ко- его в первое положение. При этом торых пс;ключены ко нходам дешифрато- блок 9 управления обеспечивает отклюра приращений, вторая группа выходов чение выходов дешифратора 5 и подклюкоммутатора :оединена с группой вхо чение выходов коммутатора 8 к первым дов первого и второго регистров адре- входам сумматора 10 до возникновения са приращений и с группой входов бу- импульса на счетном входе адресного Ферного регистра, группа выходов кото- счетчика 3. В адресный счетчик 4 за" рого соединена со второй группой вхо" писана 1, что обеспечивает поддов сумматора, группа выходов суммато- ключение выходов первого регистра ад ра подключена к группе входов регист- реса приращений 12 ко входам дера результата, группа выходов которого шифратора 13, Затем блок 9 упранления подключена к группе входов буферногообеспеЧивает подключение вЫходОн дерегистра и через блок элементов И к шифратора 13 и перезапись из регистинФорМационному выходу устройства, ра 11 н буферный регистр 15. При этомИа чертеже предстанлена блок-схема из блока 7 через коммутатор 8 поступа 30устройства, ет приращение функции на первые входыцифровой дифференциальный анализа- сумматора 10, а на вторые входы его тор содержит датчик 1 исходных данных, поступает предыдущая информация с выформирователь 2 адреса, который содер- хода буферного регистра 15,.Затем ножит адресный счетчик 3 старших разря ное значение функции переписывается дов, адресный счетчик 4 младших разря- в регистр 11 и формируется новый имдов, дешифратор 5 старших разрядов, пульс на счетном входе адр,сного счетешифратор с младших раэрядон, блок 7 чика 4, переводя его но второе состоя- памяти, коммутатор 8, блок 9 управле- ние, что обеспечивает посредстврм дения, сумматор 10, регистр 11 резульшифратора б подключение выходов нтотата, регистры 12 , 12 адреса прира- рого. регистра адреса приращений 12 щений, дешифратор 13 приращений, блок ко входу дешифратора 13. Затем блок 9 14 элементов И, буферный регистр 15, управления обеспечивает подключение схема 16 сравнения, информационный выходов дешифратора 13 и перезапись вход 17, управляющие входы 18,19. 45 иэ регистра 11 в буферный регистр 15..Устройство работает следующим об- При этом иэ блока 7 через коммутатор разом, 8 поступает приращение функции на, При подаче внешнего импульса оста- первые входы сумматора 10, а на втонон по входу 19 регистры 11, 15, ад- рые входы его поступает предыдущая ресные счетчики 3,4 устанавливаются 80 информация с выхода буферного регистн нулевое положение, а генератор бло- ра 15. Затем новое значение Функции Ка 9 управления блокируется. переписывается в регистр 11 и формиПри подаче внешнего импульса руется новый импульс на счетном входе фзапускф по входу 18 подключается адресного счетчика 4, переводя его в генератор блока 9 управления, обеспе- третье состояние и т.д. до тех пбр, чивающий формирование на выходе егопока, не возникнет импульс на счетном -Импульсов для управления последова- входе адресного счетчика 3, При этом тельностью работы ОДА. сначала под- регистры 12 п и адресный счетчик 4 ключается выход дешифратора 5 и иэ обнуляются. Затем подключается выход зоны старших разрядов блока 7 инфор- дешифратора 5 и из эоны старших раэмация (нулевая) поступает через ком" 60 рядов блока 7 информация поступает мутатор 8 на старшие разряды буферно- через коммутатор 8 на старшие разряды го регистра 15, а иэ зоны адреса при-. буферного регистра 15, а из зоны ад" ращений информация обо всех адресах реса приращений 7 информация обо всех ,цлй. данного положения адресного счет- адресах для данного положения адрес- чика 3 через коммутатор 8 поступает 65 ного счетчика 3 через коммутатор 85 643поступает на входы всех регистров 12и записывается в них.Таккак адресныйсчетчик 4 находится в состоянии 0,то на дешифратор 13 поступает адресная информация, соответствующая 0.Затем блок 9 управления обеспечнваетподключение выходов дешифратора 13 ипереключение коммутатора 8 в другое 5состояние. При этом из блока 7 черезкоммутатор 8 поступает нулевое приращение на первы . входы сумматора 10,а на вторые входы его поступает предыдущая информация из буферного регист Ора 15,Затем информация иэ сумматора10 переписывается в регистр 11.Далеена счетный вход адресного счетчика 4поступает импульс, переводя его в сос"тояние, соответствующее 1 и т.д. 1;,до заполнения счетчиков, после чегоцикл работы повторяется.Использование в цифровом дифференциальном анализаторе новых блоков исвязей между ними по сравнению с прототипом позволило повысить быстродействие процесса ввода. исходных данныхв 1350 раэ при одновременном уменьшении объема памяти в 4 раза.Кроме того, в регистры адреса приращений могут. быть записаны любые адреса в произвольном порядке, что поз-воляет использовать ЦДА для формирования любых функций,Формула изобретенияЦифровой дифференциальный анализатор, содержащий датчик исходных дан ных, вход которого является входом устройства,формирователь адреса, состоящий иэ адресных счетчиков старших и младщих разрядов, соединенных соответственно с дешифраторами стар ших и младших разрядов, коммутатор, . блок памяти, группа выходов которого соединена с группой входов коммутатора, блок управления, сумматор, первая группа входов которого соединена с первой группой выходов коммутатора, вход которого соединен с первым выхо дом блока управления, регистр результата, первый вход которого соединен со вторым выходом блока управления,915 6б т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены й регистров адреса приращений, дешифратор приращений, блок элементов И, буферный регистр й ске-ма сравнения, причем первая группа выходов датчйка исходных данных соединена с группой входов адресногосчетчика старших разрядов, а втораягруппа выходов - с первой группойвходов схемы сравнения, выходкоторойподключен к первому входу блока управления, третий выход блока управления соединен со входом адресного счетчика старших разрядов и со вторым входом адресного счетчика младших разрядов, четвертый выход - со вторым входом адресного счетчика младших разрядов, пятый выход - ко входу дешифратора старших разрядов, шестой выход - ко входу буферного регистра, второй вход блока управления является информационным входом устройства, седьмой и восьмой вход блока упраьления являются управляющими входами устройства, первый и второй выходыдешифратора адреса старших разрядов соединены соответственно с первым и вторым входами блока памяти, группа входов которого соединена с группой выходов дешифратора приращений, первый и второй выходы дешифратора ад-реса младших разрядов соединены ссоответствующими входами Й регистровадреса приращений, выходы которыхподключены ко входам дешифратора приращений, вторая группа выходов коммутатора соединена с группой входов первогои второго регистров адреса приращений и с группой входов буферного регистра, группа выходов которого соединена со второй группой входов сумматора, группа выходов сумматора подключена к группе входов регистрарезультата, группа выходов которогоподключена к группе входов буферногорегистра и через блок элементов И кинформационному выходу устройстваИсточники информации, принятые вовнимание при экспертизе1, Авторское свидетельство СССРР 213416, кл. 6 06 У 1/02, 1966. 2, Авторское свидетельство СССРР 294157, кл. 6 06 7 1/02, 1969.643915 Составит Техред Ю ь Н. ПолееваНийметКорректор дактор А м кав лиал ППП Патентф, г.ужгород, ул.Проектная 26/4 б Тираж Т 79ЦНИИПИ Государственногопо делам изобретений113035, Москва, Ж, Раушс Подписноомитета СССРоткрытойая наб., д.45