Цифровая интегрирующая структура

(674052 ОП ИСАНИЕ ИЗОБРЕТЕН Ия ТОР СКОМУ СВИДВТВЛЬСТВоединением за рстеенкмк квмететСССРлеы кэебретеккйп еткрыткк(72) Авторизобрете В, А, Авдее адиотехнический институт и Заявитель алмыков ганро(54) ЦИФРОВАЯ ИНТЕГРИРУ 10 ШАЯ СТРУКТУРАИзобретение относится к области вычислительной техники и может быть использовано как в автономном режиме, так и в режиме совместной работы с ЦВМ общего назначения для решения систем дифференциальных, алгебраических и транс.цендентных уравнений, вычисления функций, ин.тегралов и т, дИзвестно цифровое интегрирующее устрой.ство, содержашее блок интегрирования, соединенный с блоком памяти подынтегральной и интегральной функций, блок памяти программ, блок ввода, блок вывода, блок программ, блок управления и блок программного управления 1).Недостатком цифрового интегрирующего уст. ройства является низкое быстродействие, выз.ванное тем, что для решения задачи используется один интегрируюший блок, который последо. вательно во времени обеспечивает работу каждо. го из интеграторов, входящих в схему набора задачи Наиболее близким техническим решением яв.ется структура параллельной интегрирующейшины, содержащая блок коммутации, о реаа. 2юших блоков, блок ввода, блок вывода, блок связи, блок управления и комбинированный за мннаюший блок, состоящий из накопителя и до шифратора, причем входы блока коммутации соединены с первыми выходами решающих блоковкаждая из и групп выходов блока коммутациисоединена с группой входов соответствующегорешаюшего блока, управляющие входы которыхподключены к группе выходов комбинированного запоминающего блока, а управляющие выходы о решающих блоков соединены с группойвходов комбинированного запоминающего бло.ка, первый и второй входы которого подключены к первым выходам соответственно блокасвязи и блока ввода, вторые выходы которыхподключены соответственно к третьему н четвер.тому входам комбинированного запоминаюшегоблока, первый и второй выходы которого соединены соответственно со входами блока ввода иблока связи, третий выход которого подключенк первому входу блока управления, второй входкоторого соединен с третьим выходом блокаввода, выход блока управления подключен к пятому входу комбинированного запоминающего6740523блока, третий выход которого подключен к треть цессе работы интегрирующей структуры, комбиему входу блока. управления 21."нированного запоминаюпего блока 3, содержаОднако, такая структура имеет тот педоста-щего накопитель 4 для приема, хранения и обраток что ввод - вывод начальных значений подын. ботки значений подьштегральной функции, притегральной функции из внешних блоков осушест-чем каждая ячейка памяти накопителя 4 подклю.вляетсяпоследовательным кодом через блок па. чена информационным входом и выходом к сомяти и блок коммуташюи, (так как структурама" ответствующему решающему блоку, последовашины является параллельно-последовательной) "тельно соединенные счетчик 5 и дешифратор 6,параллельно работает столько решающих блоков, выходы которого подключены к накопителю 4сколько их необходимо для набора забав, при о для адресации ячеек памяти, регистр 7, соедичем, информация в каждом решающем блокененный информационными входами с накопитеобрабатьтвается последовательно разряд за раз- лем 4, блоком ввода 8 и блоком связи 9, а ин.рядом. Кроме того, ввод - вывод информации пе- формационным выходом - через преобразова.следовательным кодом в решающие блоки свя- тель 10 прямого кода в дополнительный и на.зан еше и с тем обстоятельством, что конструк. 15 оборот с блоком вывода 11, блоком связи 9 иция блока коммутации при этом получается от- накопителем 4 узла управления 12,выполняющегоносительно простой., в процессе работы решающих блоков 2, - 2 од.С другой сторонь 1, передача начальных зна- повременный сдвиг информации параллельно поченийподынтегральной функции последователь-словам и последовательно по разрядам в ячеиным кодом в решающие блоки из блоков вво-. 2 о ках памятинакопителя 4 и синхронизируюшийда- вывбда-связана со значительными затратами работу всех узлов комбинированного запоминавремени, особенно при обмене числовыми дан- юшего блока 3.нымимежду ЦВМ общего назначения и цифро- Блок управления 13 синхронизирует работувой интегрирующей структурой через блок свя- решающих блоков 2, - 2. Ввод программы ком 25 мутации в блок 1 выполняется из блока вводази,Цель изобретения заключается в повышении 8 или из блока связи 9. Блок связи 9 испольбыстродейсгвия цифровой интегрируощей струк-зуетсядляорганизации сопряжения интегрирующей структуры с ЦВМ общего назначения,т ы.В данной цифровой интегрирующей струк- Работа цифровой интегрирующей структурыт е зта цель достигается путем ввода в комби- Зр происходит дву р: р рт в х ежимах: в ежиме работынирован, . шаю их блоков 2, - 2 и в оежиме обменанированный запоминающий блок счетчика, регист- решающих, - ринфо мацией с блоками ввода 8, вывода 11 илира, преобразователя и узла управления, причем и фор ацс локом связи 9, Во втором оежиме происхо.пе вый и второй входы комбинированного за- с блоко св, ро опоминаюшего блока соединены через регистр со дит ввод исходной нф р ци ри фо ма и из ЦВМ че езблок связи 9 или из фотосчитывающего меха.входом преобразователя, первыи выход которого 3 фонизма блока ввода 8.подключен к первому входунакопителя, второйи третий выходы преобразователей подключены И д ф рИсходная информация содержит: массив чис.ловой инфо ации (значения подынтегральнойк первому и второму выходам комбинированно- ловой информ(го запоминающего блока второ 1 т вход накопи- функции), массий коммутационной информации1тели через дешифратор соединен с выходом счет. (программу коммутации) икоды управления,чика, первый,и второй входы которого подклю- определяющиевремя решения интегрирующейченык третьему и четвертому входам комбини- " структуры- и управляющие сигналы (пуск, сброс,рованного запоминающего блока, управляющие останов),:входы всех узлоВ комбинированного запомина- ВводкодоВ управлеНИЯ ПроИзвоДится в блокющего блока соединены соответственно с первым 45 управления 13, Ввод числовой информации вы.и вторым выходами у урдами узла уравлейия-вход котополняется адресным или групповым способом.рого подключен к пятому входу комбинирован- При групповом способе ввода в счетчик 5 изного запоминающего блока, третий выход узла . блока связи 9 блока ввода 8) предварительноуправления соединен с третьим выходом комби- " перед"массивом числовой информации передаетнированного запомииаощего блока,групйа вы-о ся начальный адрес ячеики памяти накопителя 4хо ов и г пйа входов накопителя подключены (решающего блока) в счетчик 5, Затем по мересоответственно к груптте выходов и руппе вхо- . ввода очередного числа, которое издов комбинированного запоминающего блока, да 8 и связи 9 через регистр 7 и преобразоваЦифровая интегрирующая структура пред- тель 10 параллельным кодом передается в ячейставлена на чертежике и состоит из блока комму-55 ку накопителя 4, адрес по сигналу узла управления 12 в счетчике 5 авТоматически увеличивает-.которых имеет к входов и один вътход, един выход соеди- ся на едийицу, При адресном способе ввода пе.1 д " ь едачи ред вводом каждого числа в счетчик 5 осущест.конный с блоком коммутации 1 дйяпередачиб ами про- вляется передача адреса, Вьщод результатов реприращений между решающими блоками в про5щения на индикацию (печать) блока вывода 11или в ЦВМ через блок связи 9 производитсяаналогичным образом: сначала вводится адресв счетчик 5, затем из ячейки накопителя парал.лельным кодом через регистр 7 и преобразователь 10 осуществляется передача числа в блоквывода 11 блок связи 9,В режиме решения интегрирующего устройства узел управления 12 выполняет сдвиг ии.формации в ячейках накопителя 4 параллельнопо словам и последовательно по разрядам (цик.лическое обрашение), В результате организациициклического обращения в контуре накопителя4 - решающие блоки 2, - 2 происходит одно,временная обработка информации, но в каждом.решающем блоке число обрабатывается после.довательно разряд за разрядом, причем приращения, формируемые на выходах решаницихблоков 2, - 2 п через блок коммутации 1 в со.ответствии с программой коммутации поступают на требуемые входы решающих блоков 2, -2 1, в которых обрабатываются совместно сзначениями подынтегральной функции, поступа.ющим из накопителя 4,Наличие введенных узлов в комбинированном блоке памяти позволяет организовать нетолько параллельную обработку информации(параллельно по словам и последовательно поразрядам) всеми решающими блоками в режи.ме работы интегрирующей структуры, но и па.раллельную (параллельно по разрядам и после.довательно по словам) запись (считывание) значений подынтегральной функции в любые тре.буемые решающие блоки (в соответствуюшиеячейки памяти накопителя) в режиме обменаинформацией интегрирующей машины с блоками ввода, вывода и связи.Формула изобретенияЦифровая интегрирующая структура, содержащая блок коммутации, и решающих блоков, блок ввода, блок вывода, блок связи, блок уп. равл ения и комбинированный запоминающий блок, состоящий из накопителя и дешифратора, причем входы блока коммутации соединены с первыми выходами решающих блоков, каждая из и групп выходов блока коммутации соеди.пена с группой входов соответству 1 ощего рева юшего блока, управляющие входы которых под 6740526ключены к группе выходов комбинированногозапоминающего блока, а управляющие выходыи решающих блоков соединены с группой входов комбинированного запоминаннцего блока,первый и второй входы которого подключенык первым выходам соответственно блока связии блока ввода,:вторые. выходы которых под.ключены соответственно к третьему и четвертому входам комбинированного запоминающегощ блока, первый и второй выходы которого соеди.иены соответственно совходами блока ввода иблока связи, третий выход которого подключенк первому входу блока управления, второй входкоторого соединен с третьим выходом блока15 ввода, выход блока управления подключен кпятому входу комбвнированного запоминающе.го блока, третий выход которого подключен ктретьему входу блока управления, отличающийся тем, что, с целью повьпцения быстродействия,20 в комбинированный запоминающий блок донол.нительно введены счетчик, регистр, преобразователь и узел управления, причемпервый и второйвходы комбинированного запомлнаюошего блокасоединены через регистр со входом преобразова.25 теля, первый выход которого подключен к пер.ному входу накопителл, второй и третий выхо.ды преобразователя подключены к первому ивторому выходам комбинированного запоминаюшего блока, второй вход накопителя черезЗО дешифратор соединен с выходом счетчика, пер.вый и второй входы которого подключены ктретьему и четвертому входам комбинированного запоминаюгцего блока, управляющие входывсех узлов комбинированного запоминающегоз 5 блока соединены соответственно с первым и вто.рым выходамй узла управления, вход которого подключен к пятому входу комбинированного запомина 1 ощего блока, третий выход узла управления соединен с третьим выходом комбиниао рованного запоминающего блока, группа выхо.дов и группа входов накопителя подключены соответсгвенно к группе выходов игруппе входовкомбинированного запоминакинего блока.Источники информашки, принятые во внима 45 ние при экспертизе1, Неслуховскйй К.С. Цифровые дифференциальные анализаторы, М., "Машиностроение",аж 779 сударс изобрет ква, Ж В, Авдеевндрейко Корректор Г, Наза Подписноевенного комитета СССРений и открытий35, Раушская наб., д, 4/5 Ужгород, ул, Проектная,