Решаюший блок цифровой интегрирующей структуры

" 646 З)4 ОписАниеИЗОБРЕТЕН ИЯИ АВТОРСКОМУ СВИДВУВЛЬОВУ Союз Советских Социалистиыеских Республик(22) Заявлено 28.03 с присоединением заявкиесударстеенно 1 й неинтет сссР по делам нэобретеннй н открьтнйБюллейсани Опубликовано 05.02.7Дата опубликования ень Юе 5 07.02.7 А, В. Каляев, В. Ф. Гузик, Р, М. Крюков,И, М. Криворучко и В. Н. Максименко 2) Авторы изобретени аганрогский радиоте кий ин тков 71) Заяви Й БЛОК ОИФРОВОЙ ИНТЕГРИРУ СТРУКТУРЫ носитстехники ра вход-.рвымьной фунт.дклточен Изобретение от я к областивычислительной и предназначе-.но для использования в пифровой интегрируюшей структуре,Известны решающие блоки, содержащие два сумматора, регистр подынте-.гральной функции, умножитель, регистростатка, дополнительный сумматор ЯНедостатком его является недостаточное быстродействие.Из известных устройств наиболееблизкйм по технической сущности кданному изобретению является решающий блок цифровой интегрирующей структуры, содержаший сумматор входныхприрашений, сумматор подынтегральнойфункции, сумматор остатка интеграла,умножитель, регистр подынтегральнойфункции, регистр остатка интеграла,регистр выходного приращения, масатабный узел и элементы задержки,причем первый выход сумматоных прирашений соединен с певходом сумматора подынтегралции, первый выход которого по через первый элемент задержки ко вто рому входу сумматора подынтегральной функции, а второй выход - к первым входам умножителя и регистра подынтегральной функции, выход которого сое динен с третьим входом сумматора псьдынтегральной функции первый выход умножителя соединен с первым входом сумматора остатка интеграла, первый выход которого соединен через второй элемент задержки со вторым входом сумматораподынтегральной функции, а второй выход- с первыми входами регистра выходных приращений и регистра остатка интеграла, выход которого подключен к третьему входу сумматора остатка интеграла; первый выход масш табного узла соединен с первым входом сумматора входных приращений, а .второй выход - со вторым входом регистра подынтегральной функции; первый вход масштабного узла, вторые входы умно- жителя, сумматора входных приращений, регистра остатка интеграла и третий вход регистра подынтегральной функции46384 50 3 6 являются информапионными входами бло ка, а первый выход регистра,выходного приращения - информационным выходом блока; второй и третий входы масштабного узла, четвертый вход регистра подынтегральной функциви и третий вход регистра остатка янтеграла являются управляющими входами блока, а второй выход регистра выходного приращенияудровдввщим выходом боохо 121.Недостатком известного блока является невысокое быстродействие,Мель изобретения - повышение быстроЯЕйстВИИоПобтавленная целЪ достигается тем, что в блокв введены дополнительно регисщы нодынтегральной функции и регистры остатка интеграла, причем второй и третий выходы сумматора входно го приращения соединены соответственЙО с четвертым и пятым входами сумв малора подыитегральиой функцйи, третий и четвертый выходы которого подключены соответственно к первйм входам первого и вторбго дополнительных регистров подынтегральной функции и к третьему и четвертому входам умно- жителя, второй й третий выходы умно- жителя соединены соответственно с четвержм и пятыхм входами сумматора остатка интеграла, третий и четвертый выходы которого подключены соответственно ко второму и третьему входам регистра выходного приращения и к первым входам йервого и второго дополнительных регистров остатка интеграла; выхооды дополнительных регистров подин тегральной функции соединены соответственно с шестым и седьмым входами сумматора подынтегральной функции; выходй дюполнительныхв регистров остатка . йнтеграласоедиднени соответственно с шестым и седьмым входами сумматора остатка интеграла; второй выход масш табного узла соединен со вторыми входами дополнительных "регистров подйн: тегральной функции; третьи входы допопнительных регистров подынтегральной функции являются информационными входами блока, а их четвертыевходыуправляюшими входами блока; вторые входы дополнительных регистров остатка- :интеграла являются информационными .входами блока, а их третьи входыуправляюшими входамй блока.Блок-схема решающего блока пред ставлена на чертеже. 1 О 15 20 25 30 ЗЗ 40 В состав решаюшего блока входят:сумматор Х входных приращений, сумматор 2 подынтегральной функции, регистры 3 подынтегральной функции,умножитель 4, сумматор 8 остаткаинтеграла, регистры 6 остатка интеграла, регистр 7 выходных приращений,масштабный узел 8, элементы задержки 9, 10, информационные входы 11,12, 13, управляющие входы 14, 18,информационный выход 16, управляюший выход 17.Устройство работает следующимобразом.По сигналу, поступающему иэ масютабного узла" 8 в сумматор 1, происходит выдыение восьмеричного кода числа "входных приращений, которое поступа- .ет на вход сумматора 2, где происходит сложение со значением содержимогорегистров 3, поступающего на входысумматора.2 в восьмеричйом коде, Йолученное в сумматоре 2 значениейодын-.теграиьной функции в восьмеричном коде поступает на входы умножителя 4,где происходит его умножение на неза-,висимую переменную, постунающую повходу 13.,В сумматоре 8 происходит сложениеполученного в восьмеричном коде послеумножителя 4 приращения интеграла состатком интеграла, который хранитсяв регистрах 6.В цепль перейоса сумматора 2 вклю.чен однотактный элемент задержки 9,который служит для образования переноса при сложении приращения интеИрала с текущим значением нодынтегральной функции.В цепь" переноса сумматора В вкаочен однотактный элемент залержкй 1 О,который служит для образоваая переноса при сложении приращения иейегрь.ла с текущим значением остатка интегрела.Приращения интеграла с выходасумматора 8 поступают в регистр 7,где происходит выдыение выходныхприращений интеграла на выход 16 решающего блока.В случае переполнения разряднойсетки регистров 3, регистр 7 выдастсигнал в устройство управления повыходу 17. Предлагаемый решающий блок позволяет увеличивать в 2,8-2,78 раз быстродействие, беэ ухудшения точ646384 ности вычислений и увеличения затратоборудования. Формула и з о б р е т е. н и яРешающий блок цифровой интегрирую щей структуры, содержащий сумматор . входных йрйращений, сумматор подынтегральной фуикцйи, сумматор остатка 30 интеграла, умножитель, регистр йодынтегральной функции, регистр остатка интеграла, регйетр выходного приращения, масштабный узел и элемент задерж- ки, причем первйй выход сумматора 5 входных приращений соединен с первым входом сумматора . подыйтегральной функции, первый выход которого, подключен через первый элемеатзадержки ко вто- рому входу сумматора подййтегральной 20 функции, а второй выход - к первым входам умножителя и регистра подынтегральной функции, выход которого соединен с третьим входом сумматора подынтегральной функции, а первйй выход умножителя соединен с первым входом сумматора остатка: интеграла, первый выход которого соединен череэ второй элемент задержки со вторйм входом сумматора подынтегральной функции, а З 0 второй выход - с первыми входами регистра выходных приращений и регион в.татка интеграла, выход которого подключен к третьему входусумматора15 остатка интеграла; первмй выход масщ. табного узла соединен с жрвым входом сумматора входных нриращений, а второй выход - со вторым входом"регистра по- дынтегральной функции; перяий вход масштабного узла, вторые Входы умно 40 жителя, сумматора входных прарашейий, регистра остатка интеграла и третий вход регистра подынтегральйой функции являются информационными входами бло ка, а первый выход регистра выходного приращения - информапионным выходом блока; второй и трейий .входй масштабного узла, четвертый вход"регйетра йь дынтегральной функции и третнй вход регистра остатка йнтеграла являются:50 управляющими входамй блока, а второй б.выход регистра выходного приращенияуправляюшим выходом блока, о т л ич а ю ш и й с я тем, что, с пельюповышения быстродействия, в него введены дополнительно регистры подынтегральной функции и регистры остаткаиЪтеграла, причем второй и третийвыходы сумматора входного приращениясоединены соответственно с четвертыми пятым входами сумматора йодынтегральной функции, третий и четвертый вы"ходы которого подключены соответственно к первым входам первого и второгодополнителыых регистров подынтегральной функции и к третьему и четвертомувходам умножителя, второй и третий выходы умножителя соединены соответственно с четвертым и пятым входами, сумматора остатка интеграла, третийи четвертый выходы которого подключены соответственно ко второму и третьему входам регистра выходного йрирашония и к нервым входам первого и второго дополнительщдх регистров остаткаинтеграла; выходы дополнительных регистров подынтегральной функции соединены соответственно с щесчмм и седьмымвходами сумматора порыйтегральнойфункции; выходы дополнительных регистров остатка интеграла соединены соответственно с шестым и седьмым входамисумматора остатка интеграла; второйвыход масщтабного узла соединен сов"горыми входами дополнительных регистров подыитегральной функции; третьи вы: ходы дополнительных регистров порынтегральной функции являются информационными входами блока, а их четвертыевходы - управляющими входами блока;вторые входы донолнительных регистровОстатка интеграла являются информапиониыми входами блока, а их. третьи входыуправлякяцими входами блока,Источники информации, принятые вовнимание при экснертйэе1. Авторское свидетельство СССРИф 410417, кл. С 063 О 02, 1974,2. Вычислительное устройство цифровой иигегрируюшей структуры, Сб.Цифровые модели Интегрирующей. структурыф, таганрог, 1970.646354 ицю Н. Паденгай Подписнонного комитета СССРтений и открытийЗ, Раушская набд,Составительтор С, Раьве Техред С. М 114/4 О. Тираж 779 ЦНИИ ПИ Государстве по делам изобре