Устройство накопления цифрового интегратора

ОЙИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфоз Советсиня Социал фктнчвеинк распублни(23) Приоритетб Х 1/О Еуов апВеет Ювтр ВИЛв даа аФ 1)тфмй 53) УДК 681.325(45) Дата оиубликоваииа овисаиия 05067) Заявитель аганрогский радиотехнический институт им. В.д.калмыкова 54) УСТРОЙСТВО НАКОПЛЕНИЯ ЦИФРОВОГО ИНТЕГРАТОРА 0 Изобретение может быть использовано в цифровой вычислительной технике, в частности в ЦВМ.Известно устройство накопления цифрового интегратора, построенное на реверсивных счетчиках 1 .Однако оно требует большого расхода оборудования и поэтому используется достаточно редко.Наиболее близким техническим решением к изобретению является блок подинтегральной функции, построенный на трехвходовом комбинационном сумматоре и последовательном регистре ) 2).На вход блока подинтегральной функции информации поступает в виде тернариых приращений.Во входном устройстве, состоящем из триггера и трех логических схем, Формируется й-разрядный дополнительный.код положительной или отрицательной единицы, поступающей на вход блока. Сформированный дополнительный код складывается в трехвходовом комбинационном сумматоре, имеющем цепь переноса, с ранее накопленной суммой. СФормированная сумма поступает в последовательный регистр. Это устройство также требует больаого расхода оборудования,2Цель изобретения заключается в сокращении аппаратурных затрат. Поставленная цель достигается тем, что впредложенном устройстве выход регистра подключен ко второму входу первогоэлемента И и к первому входу третьегоэлемента И, а через элемент НЕ - ковторому входу второго элемента И и кпервому входу четвертого элемента И,второй вход которого соединен с одним из выходов триггера. Другой выход последнего подключен ко второмувходу третьего элемента И, а выходпервого элемента ИЛИ через элементзадержки соединен со входом триггера.На чертеже показана Функциональная схема устройствагде обозначенывходы 1, 2, элементы И 3, 4, элементы ИЛИ 5, элемент задержки 6, триггер7, элементы И 8, 9 элемент НЕ 10, регистр 11 и элемент ИЛИ 12.Входная величина поступает на входы 1, 2 устройства; Если входная величина равна +1, сигнал подается навход 1, если входная величина равна-1, сигнал подается на вход 2.Входыустройства соединены со входами элементов И 3, 4,Выходы последних соединены со входами элементов ИЛИ 5, выход которогочерез элемент задержки 6 соединен совходом триггера 7. В нулевое состояние триггер переводится сигналом(масштабным импульсом), который поступает иа триггер только тогда, когдаприсутствует сигнал на одном из нходов 1, 2. Нулевой выход триггера управляет элементом И 8, единичныйэлементом И 9, Вторые входы элементовИ 4, 8 управляются выходом элемента,НЕ 10. Выход регистра 11 подключен ковходу элемента НЕ 10 и входам элементов И 8, 9. Выходы элементов И 8,9 через элемент ИЛИ 12 соединены со входомрегистра 11. Вход элемента ИЛИ 12 является выходом устройства,Устройство работает следующим образом.Допустим, на нход устройстна поступил сигнал +1. При этом на нходе 1 втечение й тактов (где И - длина регистра 11) присутствует сигнал, элементИ 4 открыт, а триггер 7 находится вединичном состоянии. В момент выходаиз регистра 11 младшего разряда суммы масштабный импульс переводит триггер 7 в нулевое состояние. Триггероткрывает элемент И 8, и инверсия младших разрядон суммы, сфорь,иронанная нэлементе НЕ 10, через элемент И 8 иэлемент ИЛИ 12 проходит на выход устройства и вход регистра 11. Код сумьж, пройдя через элемент НЕ 10, элемент И 4, элемент ИЛИ 5 и элемент задержки 6 в следующем такте перебрасывает триггер 7 в единичное состояние,поэтому старшие разряды суммы с выхода регистра 11 через элемент И 9 иэлемент ИЛИ 12 проходят без инверсии.Таким образом, при наличии сигналана входе 1 младшие разряды суммы,нклю-дпчая первый нуль инвертируются, старшие разряды остаются без инверсии,что равнозначно увеличению суммы наединицу младшего разряда.45При поступлении на вхоц 2 сигнала -1 устройство работает аналогично с той лишь разницей, что инвертирование младших разрядов прекращается после прохождения первой значащей 50 единицы, проходящей из регистра 11 через элемент И 3, элемент ИЛИ 5 и элемент задержки 6 на вход триггера 7.Таким образом, при наличии сигнала иа входе 2 младшие разряды суммы, включая первую значащую единицу, инвертируются, старшие разряды остаются без инверсии, что равнозначно уменьшению суммы на единицу младшего разряда,При отсутствии сигналов на входах1 триггер 7 остается н единичном состоянии, поэтому элемент ИЛИ 12 открыт,и сумма циркулирует через элемент И 9,элемент ИЛИ 12 без изменений,Таким образом, предлагаемое устройство реализует функции реверсивного счетчика. Благодаря изменениюлогики работы реверсивного счетчикав предлагаемой схеме использованы на 5логических схем меньше чем в известной.формула изобретенияУстройство накопления цифроного интегратора, содержащее регистр, элементНЕ, два элемента ИЛИ, триггер, элементзадержки и четыре элемента И, первыевходы первого и второго элементов Иподключены к первому и второму входамустройства соответственно, а выходы -к соответствующим входам первого элемента ИЛИ, выходы третьего и четнертого элементов И соединены с соответствующими входами второго элемента ИЛИ,выход которого подключен ко входу регистра, о т л и ч а ю щ е е с я тем,что, с целью сокращения аппаратурныхзатрат н нем выход регистра подключен ко второму входу первого элементаИ, и к первому входу третьего элемента И, а через элемент НЕ ко второмувходу второго элемента И н к первомувходу четвертого элемента И, второйвход которого соединен с одним из выходов триггера, другой выход которогоподключен ко второму входу третьегоэлемента И, а выход первого элементаИЛИ через задержки соединен со входомтриггера,Источники инФормации, принятые новнимание при экспертизе."1. Справочник по цифровой вычислитеЛьной технике. Киев. ффТехникафф,1974., с. 175.2. Коробков р.в, и др, Комплект решающих блоков для специализированнойЦИИ. Цифровые модели и интегрирующиеструктуры. Труды межвузовской конференции по теории и принципам построения цифровых мсаелей и цифровых интегрирующих машин, Таганрог, 1920., с.549,рис. 4.614444 кав 3698/42 Тираж 826ЦНИИПИ Государственного комитета Совета Минипо делам изобретений и открытий113035, Москва, Ж Раушская наб., д ПодписнтРов СССР 5 лиал ППП фПатентф, г. Ужгород, Ул. Проектная, 4 Составитель С.ГромоваРедактор Л.Утехина Техред М. Борисова Корректор Н. Ко