Вычислительное устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублнк АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1) Дополнительное к авт. свид-ву -(22) Заявлено 06.11. 75 (21) 2с присоединением заявки М(23) ПриоритетОпубликовано 25.12.79.Дата опубликования опис 89335/18-2 емнтет ае делам нзебретен н ютлрытий юллетень М 4 ания 28 9 72) Авторы изобретения О. Н. Пьявченко, В, В. Владимиро Г. И. Чесноков и В. М. Антони С. Н. Борисенко ганрогский ради им. В, Д. ехнический институтлмыкова ивител 4) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО иИзобретение относится к области цифровой вычислительной техники и пред назначено цля решения задач управле ния, содержащих операции извлечения корня, при жестких требованиях к весу и габаритам устройства.Реализация известных устройств извлечения квадратного корня (1 требует больших затрат оборудования.Известно вычислительное устройство, содержащее регистры памяти, согласую щие регистры групп разряцов первого - и второго операндов, согласующий регистр группы разрядов множйтеля-част,ного, формирователь разрядов частного, коммутатор считывания, коммутатор записи, согласующий элемент задержки, сумматор, коммутатор-умножитель, триггер знака суммы, согласующий регистр группы разрядов результата,узел формирования адреса регистра памяти, блок умножения на масштабный коэффициент 2, причем первый, второйиххтретий входы коммутатора-умножителя 2соединены с. выходами формирователя раз- рядов частотного и согласующих регистров групп разряцов второго операнда имножителя-частного, входы которых 5подключены к вьгходу коммутатора считывания, входы которого соединены с выходами регистров памяти, выход согласующего регистра группы разрядов.первого операнда соединен через согласующий элемент задержки с первым входомсумматора, второй вход которого подключен к выходу коммутатора-умножителя,.а выход - ко входу триггера знака сум мы, другому входу формирователя разрядов частотного и входу согласующегорегистра группы разрядов результата,выход которого соединен со входом блока умножения на масштабный коэффиц+фент 2 , адресные входы регистров па- З мяти соединены с выходами узла формирования адреса регистра памяти, а информационные входы регистров памяти соединень с выходами коммутатора записи,ко входам которого подключены выходы7054 10 35 32 -ых разрядов (з =(, -, - ") блока умножения на масштабный коэффициент 2и выход согласующего регистра группыразрядов множителя-частного, " другой вход которого соединен с выходомформирователя разрядов частного, первый управляющий в;од блока умноженияна масштабный коэффициент 2-" соединен с шиной показателя масштабногокоэффициента, а второй управляющийвход - с шиной управляющих потенциалов, которая соединена также со входомузла формирования адресов регистровпамяти и с четвертым входом коммутатора-умножителя, выход коммутатора считывания соединен со входом согласующего регистра группы разрядов первогооперанда 21,В таком устройстве извлечение корня.осуществляется численным интегрирова 20кием по Стилтьесу эквивалентной системы дифференциальных уравнений Шеннонапрограммным путем. Однако точностьизвлечения корня методом интенгрирова 25ния в окрестности нуля резко снижается,Введение в устройство аппаратной опе рации извлечения корня, обеспечивающейнезависимость точности от значений аргумента, по известным схемам приводит30к значительному усложнению.Целью изобретения является расширение фуйкциональных возможностей устройства -за счет введения операции извлечения квадратного корня.Для достижения поставленной целиустройство дополнительно содержит элементы 2 И-ИЛИ, И, ИЛИ и НЕ, причемК первым входам первой и второй группвходов первого элемента 2 И-ИЛИ под 40ключены соответственно выход первогоэлемента НЕ и единичный выход триггера знака суммы, нулевой выход которого-сждийен с первыми входами элементаИ и первой группы входов второго эле- .мента 2 И-ИЛИ, выходы элемента И и45первого элемента 2 И-ИЛИ соединены спятым входом коммутатора - умйожителя, входы второй группы входов второгоэлемента 2 И-ИЛИ соединены с выходом50второго элемента НЕ и выходом блокаумножения на масштабный коэффициент+ф2 , который подключен также к первому входу элемента ИЛИ, шина управляю=."= "щит йотенциалов подключена ко второму55и третьему входам элемента И, входупервого глемента НЕ, вторым входам первой и второй групп входов первого элемен- - -; -та 2 И-ИЛИ, второму входу элемента ИЛИ,78 4второму входу первой группы входов второго элемента 2 И-ИЛИ и входу второгоэлемента НЕ, выходы элемента ИЛИ ивторого элемента 2 И-ИЛИ подключены ковходам коммутатора записи, выход согласующего регистра группы разрядов множителя-частного подключен к другомувходу согласующего регистра группыразрядов первого операнда.Схема устройства представлена начертеже,Вычислительное устройство содержитсогласующий регистр 1 группы разрядов первого операнда, согласующий элемент 2 задержки, сумматор 3, согласующий регистр 4 группы разрядов результата, согласующий регистр группы разрядов второго операнда 5, коммутаторумножитель 6, формирователь разрядовчастного 7, согласующий регистр группы разрядов множителя-частного 8,блок умножения на масштабный коэффиФ 1(циент 2 9, коммутатор 10 считывания,оперативное запоминающее ( ОЗУ) 11содержащее регистры памяти 12 длязапоминания результата Р, для запоминания константы 11,1 100 13,для запоминания константы 00,0011 - 14, коммутатор записи 15, узелформирования адреса регистра памяти16, элемент И 17, элементы НЕ 18,19, элементы 2 И-ИЛИ 20, 21, триггерзнака суммы 22, элемент ИЛИ 23, шина показателя масштабного коэффициента 24, шина управляющих потенциаловустройства управления 25.В качестве триггера знака суммы 22конструктивно может использоватьсятриггер, входящий в формирователь разрядов частного 7 и используемый длязапоминания знака частичного остаткапри делении.На чертеже с целью отражения особенностей извлечения корня без детализации схемы формирователя разрядов частного 7, не обладающей какими либо особенностями, триггер знака суммы 22,показан отдельным блоком,Выход согласующего регистра группыразрядов первого операнда 1 соединенчерез согласуюший элемент задержки 2со входом сумматора 3, к первому входу коммутатора -умножителя 6 подключенвыход согласующего регистра группыразрядов второго операнда 5, ко входамсогласующих регистров первого 1 и второго 5 операндов и множителя-частного8, а также формирователя разрядов част7054 78 6 50 ного 7 подключен выход коммутаторасчитывания 10, вход которого соединен , с выходом ОЗУ 11, выход сумматора 3соединен со входами триггера знака суммы 22 и согласующего регистра группыразрядов результата 4, а также со вторым входом формирователя разрядов частного 7, выход которого подключен ковходу согласующего регистра группы разрядов множителя-частного 8, выход кото- орого соецинен через коммутатор зайиси15 с информационным входом ОЗУ 11,со вторым входом коммутатора-умножителя 6, к третьему входу которого под-ключен второй выход формирователя разрядов частного 7, выход согласующегорегистра группы разрядов множителячастного 8 соединен со вторым входомсогласующего регистра группы разрядовпервого операнда 1, выход коммутатора-умножителя 6 соединен со вторым .входом сумматора 3, ко входам регистра .памяти 12, 13 и 14 подключены выходы узла формирования адреса. регистра . памяти 16, ко входам элемента 2 И-ИЛИ2520 подключены выход элемента НЕ 18и единичный выход триггера знака суммы22, нулевой. выход которого соединен совходом элемента И 17 и со входом эле-.мента 2 И-ИЛИ 21, ко входу элемента2 И-ИЛИ 21 подключен выход элементаНЕ 19, выходы элемента И 17 и элемента 2 И-ИЛИ 20 соединены с пятымвходом коммутатора-умножителя, 6, выход . согласующего регистра групйы раз- З 5рядов результата 4 соединен со входомблока умножения на масштабный коэффициент 2-ф 9, к управляющему входу которого подключена шина показателя масш 40табного коэффициента 24, выходы второго, четвертого и далее (начиная с младших) разрядов блока умножения на масштабный коэффициент 2 - 9 соединены совходом коммутатора записи 15 непосред 45ственно, выходы первого и третьего разрядов блока умножения на масштабныйкоэффициент 2-ф 9 соединены со входомкоммутатора записи 15 через элементИЛИ 23 и через элемент 2 И-ИЛИ 21соответственно, а шина управляющих потенциалов устройства управления 25 подключена ко второму управляющему входублока умножения на масштабный коэффициент 2- 9, к объединенным второмуфФвходу элемента И 17 и входам элемента2 И-ИЛИ 20, к объединенным третьему входу элемента И 17 и входу элемента НЕ 18, к объединенным входу элемента2 И-ИЛИ 21 и входу элемента НЕ 19, а также ко входам узла формирования адреса регистров памяти 16, к четвертому входу коммутатора умножителя 6 и ко второму входу элемента ИЛИ 23.Вычисления в устройстве реализуются на основе макрооперациифМ- 0,1;ф - - 1,0,1,2 или соответствуетгруппе разрядов множителя, на которую одновременно умножается множимое.Для реализации приведенного выражения в ОЗУ выбирается три регистра памяти, в которых хранится операнд к, операнд у, и ячейка, в которую записывается результат, причем, первый - является рабочим регистром первого операн- да, второй - рабочим регистром второго операнца, а третий - рабочим регистром результата. Так как одновременное обращение к ОЗУ по трем адресам невозможно, считывание операндов и запись результата производится группами разр- дов со сдвигом во времени. Для временного хранения и временного согласования в схеме используются согласующие регистры групп разрядов операндов и результата.Разрядность группы выбирается таким образом, чтобы суммарноевремя считывания груйпы разрядов двух операндов и записи группы разрядов результата не превышало времени обработки дан. ной группы. Так, при времени (периоде) считывания (записи) 500 нсек, двухраэрядном сумматоре и тактовой частоте работы сумматора 1 мГц разрядность группы равна четырем (тетраде). Сдвиг информации в регистрах 1, 4, 5 - непрерывный. Для обеспечения одновременной подачи (компенсации разности времени считывания) первого и второго операндов на входы сумматора 3 в схеме пре дусмотрен согласующий элемент задержки 2, причем в общем случае указанный элемент задержки ставится в цепи связи сумматора 3 с регистром операнда, в который информация считывается в первую очередь. Считывание информации в регистры 1 и 5 (эа исключением млацших групп) совмещено во времени с вы- . числениями, Коэффициент в макрооперации (1) реализуется с помощью коммутатора-умножителя 6; при О = 0 инфоргистр 1, содержимое регистра А 2 (константа 00,0 011) считывается в регистр 5, На место двух млвдших разрядов константы 11,1 100 в регистр 1 из регистра 8 перезаписывают 70547мация в регистр 1 не считывается. Сумма (с 1 х+ЪУ) с выхода сумматора 3 группами разрядов, записывается в регистр 4и далее через блок умножения на мас 3штабный коэффициент 9 со сдвигом на 5к раэряцов через элемент ИЛИ 23,элемент 2 И-ИЛИ 21 и коммутатор записи 15 записывается в ОЗУ 11.Кроме извлечения корня в вычислительном устройстве выполняютдя операции; 10,- интегрирование;- квантование;"-"Экстраполяция.Для управления работой вустройствопо"шине управляющих потенциалов устрой оства управления 25 поступают следующиейрйжаки и потенциалы:- на узел формирования адреса регистра памяти 16 для выбора регистра памя-,ти результата 12 - признак нечетных"- цйклов-операции извлечения корня и по тенциалы записи. результатов при выполнении других операций;для выбора регистра памяти константы 11,1 100 13 - признак первого циКла операции извлечения корня;- дпя выбора регистра памяти константы 00,0011 14 - признак второгоцикла операции извлечений корня,- нв четвертый вход коммутатора-умножителя 6 потенциал х (+1), действующий при извлечениикорня в первом идалее в-четных циклах при сложении иквантовании - в первом цикле интегрироввйия и в третьем цикле экстраполяции;- потенциал х (-1), действующий привычитании и в первом цикле экстраполя ции, и потенциал х (+2), действующийв первом цикле экстрвпопяции"45,- нв второй вхоц элемента И 17 приз"накнечетнйх циклов операции извлечениякорйя, начиная с третьего;на третий вход элемента И 17 поФенцмай разрешения инвертирования второго операнда при извлечении корня;- на третий вход блока умножения намаСштабный коэффициент 9 потейцивл, действующий при выполнений умножения; потенциал х 2, действующий внечетных циклах, начиная с третьего, операции извлечения корня; потенциал х 2действующий при делении и в четныхциклах, начиная с четвертого при извле 8чении корня; потенциал х 2 , действующий в первом цикле интегрирования; потенцив Х 2, действующий в первых двух циклах при извлечении корня и в остальных не оговоренных выше операциях илициклах операций;- на второй вход элемента ИЛИ 23 признак четных циклов операции извлечения корня, начиная с четвертого и исключая последний; - на вход элемента НЕ 19 признак четных цикловоперации извлечения корня начиная с четвертого, Последние два признака действуют только при записи в ОЗУ младшей группы разрядов результата,Операция извлечения корня двухадресная и имеет вид - (А 1)(А 2). Первые два цикла операции являются подготовительными; в первом цикле константа 11,1 100 из регистра 13 через коммутатор считывания 10, регистр 1, элементзадержки 2, сумматор 3, регистр 4, блок умножения нв масштабный коэффициент 2 - 9 (без сдвига), эле+1 смент ИЛИ 23, элемент 2 И-ИЛИ 21, коммутатор записи 15 записывается в регистр 12, являющийся в данной операции рабочей ячейкой промежуточных данных, во втором цикле аналогичным образом константа 00,0 011 из регистра 14 перезаписывается в регистр ОЗУ,выбираемый адресом А 2 команды. Передначалом -третьего цикла и далее через и .циклов (м -разрядность регистра 8) в регистр 8 из ОЗУ 11 по адресу А 1 группами разрядов, начиная со старшей,считывается подкоренное выражение. Перед началом пятого цикла и далее черездва цикла в регистре 8 осуществляетсясдвиг ийформвции на двв разряда вправо,В третьем цикле операции содержимоерабочей ячейки результата 1 2 (константа 11,1100 считывается в реся два старших разряда подкоренноговыражения, Нв,основе записанной в первом цикле ойервции в триггер знака суммы 22 единицы (энякв константы 11;1100) на элементе 2 И-ИЛИ 20 вырвбатыввется потенциал, открывающий цепьх (+1) коммутатора-умножителя 6 и насумматоре 3 выполняется сложение содержимого регистров 1 и 5. Полученная40 сумма через регистр 4,.блок умножения на масштабный коэффициент 2119 (по цепи х 2 ) элемент ИЛИ 23, элемент.22 И-ИЛИ 21, коммутатор записи 15 засылается в ОЗУ в регистр 12. Знак полученной суммы записывается в триггер знака 22 и управляет цепями х(+1) и.х (-1) коммутатора-умножителя 6 в следующем нечетном цикле. Выполнение последующих нечетных циклов отличает ся тем, что вместо константы 11,1 100 используется полученная в предо душем нечетном цикле сумма, а вместо константы 00,0 011 - полученное в предшествутощем четном цикле очередное приближение корня. В случае, если знак суммы равен нулю,в последующем, нечетном цикле на элементе И 17 вырабатывается сигнал, открывающий цепь х (-1) коммутатора-умножителя 6 и производится вычитание содержимого регистра 5 из содержимого регистра 1. Причем, потен циал разрешения инвертирования второго операнда, поступающий на третий вход элемента И 17 и на вход элемента НЕ 18 действует с момента прохождения через коммутатор-умножитель 6 третьего, ,начиная с младших, разряда. Первые два разряда содержимого регистра 5, прохо-.дят через коммутатор-умножитель 6 по цепи х(+1), открытой элементом 2 И-ИЛИ 20 по входу, управляемому элемейтом НЕ 18, а остальные разряды, начиная с третьего, проходят через коммутатор-умножитель 6 по цепи х(-1), управляемой элементом И 17, Так как младший разрядсодержимого регистра 5 является дополнительным, а во втором (младшем числовом) разряде всегда записана единица, в результате инвертирования, начиная с третьего разряда, со держимого регистра 5 образуется дополнительный код.В четвертом цикле и последующих четных содержимое регистра А 2 ОЗУ 11 (в четвертом цикле это константа 00,0011) через коммутатор считывания 10, регистр 5, цепь х (+1) коммутатора-умножителя 6, сумматор 3, регистр 4, цепь х 2 блока умножения на масштабный коэффициент 2 - 9, элемент ИЛИ 23, элемент 2 И-ИЛИ 21, коммутатор записи 15 переэаписывается в ОЗУ 11 по адресу А 2, В результате перезапи" си число сдвигается на 1 разряд влево .и учитывая, что потенциалы, управляющие элементом ИЛИ 23, элементом .2 И-ИЛИ 21 и элементом НЕ 19, дейст вуют только при перезаписи младшейгруппы разрядов, в первый разряд черезэлемент ИЛИ 23 записывается единица,в третий разряд через элемент 2 И-ИЛИ5 21 записывается из триггера 22 инверсия знака суммы, представляющая собойочередную цифру корня, а остальные разряды перезаписываются, без изменения.При этом младший разряд последующих,1 Оначиная со второй, групп перезаписываются через элемент ИЛИ 23, а третийчерез элемент 2 И-ИЛИ 21 по входу, открытому элементом НЕ 19. Последнийцикл операции отличается тем, что в15младший разряд корня записывается нуль.В результате число цифр корня на единицу меньше, чем в псдкоренном выражении, Однако возникающей при этом пог-20решностью можно пренебречь, так какразрядная сетка устройства с целью компенсации ошибки, накапливаемой в результате интегрирования, увеличивается на3-4 разряда,Если разрядность (п) сумматора 3больше двух, инвертирование очередногоприближения корня по управляющему сигналу с элемента И 17 начнется не стретьего, а с (п+1)го разряда и резуль- тат будет неверен. В этом случае дляправильной работы устройства элементИ 18 исключается, а элементы И 17и 2 И-ИЛИ 20 заменяются двухвходовыми элементами И и управляются признаком нечетных циклов операции, начиная35с третьего, а на входе сумматора 3 .вдва младших разряда через дополнительные схемы сборки необходимо записатьединицы,Выполнение операции сложения аналогично описанному выше выполнению мак. рооперации (1). Содержание команды+% +%Г(М)+(А 2)32 -УКй -+К45 ВыЧитание отличается от сложениятем, что в коммутаторе-умножителе 6вместо цепи х (+1) открывается цепьх (-1 ), При этом на сумматор 3 из ком- мутатора-умножителя 6 поступает ин 5 ц версиявторого операнда, а на вход переноса сумматора при сложении младшихразрядов подается единица. В результатеобразуется дополнительный код второгооперанда.Операция получения модуля имеет вид1(А 1-В зависимости от знака (А 1), записываемого в формирователь разрядов. частного 7; в коммутаторе-умножителе6, управляемом по третьему входу, про7изводится умножение числа на +1 или-1,Выполнение, операции умножения осуществляется в соответствии с алгоритмом последовательного умножения. Вкаждом цикле умножения вычисляетсячастичное произведение множимогонаЮ разрядов множителя, В подготовительной" стадии первого цикла младшая группа разрядов множителя по адресу А 1 заносится в регистр множителя-частного8, В первом цикле умножения множимоепо адресу А 2 через регистр 5 поступаетна коммутатор-умножитель 6, на которомформируется частичное произведение множимого на Ф разрядов множителя, записываемое через сумматор 3, регистр4, блок умножения иа масштабный коэффициент 9, через цепи записи (элементИЛИ 23, элемент 2 И-ИЛИ 21, коммутатор записи 15) в ОЗУ 11 со сдвигомна ц разрядов в сторону младших. Сдвигна щ разрядов осуществляется в блокеумножения на масштабный коэффициент 9.Управление сдвигом осуществляется пошине 25. Содержимое регйстра 8 сдвигается на Ф разрядов в сторону младших,или, если М равно разрядности групп обмена информацией между ОЗУ 11 и согласующими регистрами, производится запись в регистр 8 очередной группы разрядов множителя,Действия во втором и последующихциклах отличаются тем, что на сумматоре 3 выполняется суммирование вычисленного в текущем цикле частичногопроизведения с ранее полученным частичйьй произведением для второго цикла ис суммой частичных произведений дляпоследующих циклов, поступающими наОЗУ 11 на первый вход сумматора через регистр 1 и элемент задержки 2.В последнем цикле умножения произведение сдвигается нак разрядов, Сдвигосуществляется в блоке 9,. Управлениесдвигом - по шине 24. Содержание операции: (А 1 ) (А 2) 2-1-р,.Для деления используется алгоритмбеэ "восстановления остатка. В подмтовительной стадии операции в формирователь разрядов частного 7 из ОЗУ 11записываются знаки делимого и делителя. В подготовительных стадиях вторсьго и последующих циклов вместо знакаделимого в формирователь разрядов частного 7 с выхода сумматора 3 записывается знак частичного остатка. Делимое(частичный остаток) заносится на ОЗУ чй=(Я е 9 ) 2 чЧ И, +1) = М И 1+11) Щ+Ю чб 6 И 1+1)5 0+115=725 ьгде Ъ ;,з ,- значения подынтегральной функции в точках30 - 1 111 1Чу 1+О значение приращения переменной интегрированияв точке Х +1,чВ; " е приращение интеграла35ч 8 ур,д+1 - сумма приращений интегРадов в точке Х;+1В первом цикле операции вычисляетсясрецнее значение подынтегральной фун- нкции (З+3,; 1 ) 2, записшваемоев ОЗУ.ЯР, считывается по адресуА 1; 91 - по адресу А.2. Умножение на коэффициент 21 производится вблоке умножения на масштабный коэффициент 9 по управляющему сигналу по шине 25. Далее аналогично выше описан"ной операции умножения вычисляется произведение среднего значения подынтегральной функции (множимое) на приращение .5 О переменной интегрирования ч (мноИ.1+1).житель). В последнем цикле умножениявычисленное приращение ч Я умножаетгОИ) +1ся в блоке 9 на коэффициент 2-ф .Операция заканчивается, если ЧЗ =чв,бг г55 Если приращениеЧЪ представляет собойсумму, состоящую из 1 - 1 слагаемых,выполняется еще один цикл операции, вкотором производится суммирование вычисленного в данной операции прираще 05478 1211 группами разрядов в регистр 1, делитель - в регистр 5. В зависимостиот сочетания знаков делимого (частичного остатка) и делителя формирователь5 разрядов частного 7 открывает в коммутаторе-умножителе цепь х (+1) илих(-1) и на сумматоре 3 формируетсяочередной частичный остаток, записываемый в ОЗУ со сдвигом на один разряд1 О ,влево. В каждом цикле операции в регистр множителя-частного 8 из формирователя разрядов частного 7 записы-.вается очередная цифра частного, Записьчастного из регистра 8 в ОЗУ 11 проиизводится группами разрядов. В последнем цикле производится умножение частного на коэффициент 2- .Содержание+%операции (А 1): (А 2). 2+ - ф 4,зоИнтегрирование выполняется по форЮмуле трапеций в соответствии с алгорит. мом:478 705 53015 20 1 Зния с ранее накопленной суммойЧВ . -.ЧВбг 1+1) Го 1)Ч 93 ОФ 1), Для хранения среднего значения подынтегральной функции и приращений ч бг и ч 86 в,ОЗУ отводятся фиксированные ячейки, Разновидность операции задается командным путем.В операции квантования на основании вычисленного в результате интегрирования приращения вычисляется новое значение подынтегральной функции 3 +, и остатка оУ, в соответствии с алго 1 с 1ритмом:6+1) "21 ЙГ 6+1)М 3У . Я,+2 Р ЧЬК 6 м) 141 -1 о 5 г 1+1) ЪЗдесь Р, х-функция выделения иэчисла х разрядов с о, -го по Ь -й включительно.В первом цикле производится суммирование 1-го значения остатка 03 с приМ ращением Ч 65; 03, считывается по адресу А 1,чВ,) из фиксированной ячейки приращения. Одновременно с записью полученной суммы в ОЗУ произво.дится ее квантование: младшие 12 разгрядов Р ч 80).1)+оЧ 1, представляющие собой (1+1)-е значение остатка записываются в ОЗУ по адресу А 1, старшие11 разрядов, представляющие собой квантованное приращение - в фиксированную ячейку приращения со сдвигом на 12 разрядов в сторону младшихВо втором цикле вычисляется значение к-й .функции42 о г) Ъ 6+4) "К 42 Рч Е 6+1)ОУКДСчитывание производится по адресу А 1+1, запись результата по адресу А 2.В приведенной записи алгоритма разрядность переменных - 22, остатка - 12 и квантованного приращения - 10 двоичных разрядов без учета знака.Операция экстраполяции трехцикловая и выполняется в соответствии с алгорит мом:Ъ И+И КО+1) М К 6-1) , В первом цикле вычисляется разность 31 Ом 1) Я 4. Переменная 31,считывается по адресу А 1 1+1) - по айресу А 1+1. Результат записывается в ячейку резуль тата Я. Во втором цикле вычисляетсяутроенное значение вычисленной разности как (В) + (В). В третьем циклевычисляется экстраполированное значе 14ние переменной 9), Переменномсчитывается по адресу А 1+2 ре зультат записывается по адресу А 2, Умножение второго операнда при выполнении операции а коэффициенты -1, +2 и +1 в первом-третьем циклах, соответственно, производится в коммутаторе-умножителе 6 по управляющему сигналу по шине 25.Данное техническое решение позволяет ввести в цифровую интегроарифметическую машину операцию извлечения корня при усложнении машины не более, чем на 2 8 оКачественный эффект состоит в исключении в отличие от методов интегрирования потери точности решения в окрестности нуля и при большой скорости изменения аргумента. формула изобретения Вычислительное устройство, содержащее регистры памяти, согласующие регистры групп разрядов первого и второго операндов, согласующий регистр группы разрядов множителя-частного, форми рователь разрядов частного, коммутатор считывания, коммутатор записи, согласующий элемент задержки, сумматор, коммутатор-умножитель, триггер знака суммы, согласующий регистр группы разрядов результата, узел формировании адреса регистра памяти, блок умноже +1ния на масштабный коэффициент 2-, причем первый, второй и третий входы коммутатора-умножителч соединены с выходами формирователя разрядов част ного и согласующих регистров групп разрядов второго операнда и множителя- частного, входы которых подключены к выходу коммутатора считывания, входы которого соединены с выходами регистров памяти, выхоц согласующего регистра .45группы разрядов первого операнда соединен через согласующий элемент задержки с первым входом сумматора, второй вход которого подключен к выходу коммутатора-умножителя, а выход-ко входу триггера знака суммы, другому входу формирователя разрядов частного и входу согласующего регистра группы разрядов результата, выход которого соединен со входом блока умножения на масштабныйкоэффициент 2 ф 1, адресные входы регистров памяти соединены с выходами узла формирования адреса регистра памяти, а информационные входы регистров705478 15памяти соединены с выходами коммутато. ра записи, ко входам которого подключены выходы 21, ых разрядов (1 = 1, ",) блока умножения на масштабный коэффиЙкциент 2 и выход согласующего регист ра группы разрядов множителя-частного, другой вход которого соединен с выходом формирователя разрядов частного, первый управляющий вход блока умножения на масштабный коэффициент 2- соеф динен с шиной показания масштабного коэффициента, а второй управляющий вход- с шиной управляющих потенциалов, которая соединена также со входом узла формирования адресов регистров памяти и с четвертым входом коммутатора-умножителя, выход коммутатора считывания соединен со входом согласующего регистра группы разрядов первого операнда," ,о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет введения операции извлечения квадратного корня, оно дополйительно содержит элементы 2 И 25 ИЛИ, И,ИЛИ и НЕ, причем к первым входам первой и второй групп входов первого элемента 2 И-ИЛИ подключены соответственно выход первого элемента НЕ и единичный выход триггера знака суммы,30 нулевой выход которого соединен с первыми входами элемента И и первой груп 16пы входов второго элемента 2 И-ИЛИ,выходы элемента И и первого элемента2 И-ИЛИ соединены с пятым входом коммутатора-умножителя, входы второй группы входов второго элемента 2 И-ИЛИ соединены с выходом второго элемента НЕи выходом блока умножения на масштабный коэффициент 2 ", который подключен также к первому входу элементаИЛИ, шина управляющих потенциаловподключена ко второму и третьему входам элемента И, входу первого элемента НЕ, вторым входам первой и второйгрупп входов первого элемента 2 И-ИЛИ,второму входу элемента ИЛИ, второмувходу первой группы входов второго элемента 2 И-ИЛИ и входу второго элемента НЕ, выходы элемента ИЛИ и второгоэлемента 2 И-ИЛИ подключены ко входамкоммутатора записи, выход согласующего регистра группы разрядов множителячастного подключен к другому входу сог-.ласующего регистра группы разрядов первого операнда .Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР% 362296, кл. 6 06 Г 7/38, 1973.2. Авторское свидетельство СССРпо заявке % 2109021/18-24,кл. 6 06 У 1/02, 1975 (прототип).иск СР комитета открытий