Модуль цифровой интегриующей структуры

(51) М. Кл. 6 06 3 Ц 02 Геаударстааааьй ааатат СИР ва давая азааратанМ н атхрытяйСпубликовако 15.01.79 Бюллетень2 Дата опубликования описания 15.01.79(54) МОДУЛЬ ЦИФРОВОЙ ИНХЕГР 11 РУ 10 ЩЕЙ СТРУКТУРЫ3Изобретение относится к вычислительной технике,Известен цифровой интегратор 11, содержащий устройство формирования и хранения выходных приращений, сумматор, регистр подын. тегральной функции, регистр остатков, элементы И, ИЛИ.Известен также .цифровой интегратор 12), содержащий регистр подьштегральной функции, блоки умножения приращений сдвига, анализа признаков коррекций,Указанные цифровые интеграторы предназначены для осуществления вычислительных и логических операций в однородных цифровых интегрирующих структурах. На одном цифровом интеграторе можно выполнять операции интегри. рования, суммирования, лоптческие операции ограничения, выделение знака, Однако с усложнением задач растет и необходимое для их решения количество цифровых интеграторов. При этом рост сложностей задачи влечет за собой трудности перехода от исходных уравнетщй к системам Шеннона, а следствием роста числа цифровых интеграторов является сложность их . настройки, быстрый рост необходимого числакоммутирующих элементов.Из известных устройств наиболее близким потехнической сущности к изобретению являетсядругой цифровой интегратор (31,Недостатком его является то, что при решени задач непосредственный переход от исходныхуравнений к моделированию нх на цифровыхинтеграторах невозможен. В этом случае необходимо предварительное преобразование уравненийи к виду Шеннона, что затрудняет процесс на.стройки. Другим недостатком является то, что сростом числа модулей в цифровых интегри.рующнх структурах резко возрастают затраты накоммутацию.Целью изобретения является повышениегибкости путем упрощения процесса настройкидля выполнения различных операций.Поставленная цель достигается тем, что вмодуль введены блок настройки, содержащийузлы запрета, связи и управления, коммутаторнастройки, два цифровых дополнителыых интегратора и коммутатор, соединенный двусторонниьш связями с упомянутыми интеграторами,причем выход уэна связи соедп 1 ен со Входомузла запрета, который соединен двустороннимисвязями с узлом управления, Выход которогоподключен к выходу блока настройки, соеди.неиного с уя 1 равлятощими Входами коммутяторзнастройки упомянутых цитрровь 1 х интеграторов икоммутатора, выход которого соединен с первымВходом коммутатора настройки, Выходы которого подключены к соотвстствуюц 1 им выходам,модуля, грут 1 па информационных входов модулясоединена соответственно с информационнымивходами блока настройки и узла связи, информационными входами коммутатора и коммутатора настройки, второй вход которого соединенс первым входом модуля второй вход которогоподключен к соответствующему входу коммутатора.Па фиг. 1 представлена схема модуля, нафиг, 2 - пример рсалиэащщ блока настройки;. нафиг, 3 изображена схема реализации коммутаторанастройки,В схему вк;почсны блок 1 настройки, процессор 2, коммутатор 3 настройки; в составблока 1 входят узел 4 связи, узел 5 запрета и узел6 управления; в состав процессора 2 входятцифровые интеграторы 7.1,7-2,7-3, коммутатор 8,а коммутатор 3 настройки содержит узел настройки 9 и коммутирующий элемент 10.Цифрами 11 обозначены выходы модуля,цифрами 12, 13, 14его входы.В состав схемы, изображенной на фиг,2,входят элементы И 15, 16 узла 5, сдвигающийрегистр 17, дегцифратор 18, элементы И 19 - 22, спомощью которых Вьполняется узел 6.Цифрами 23, 24 обозначены выходы узла 6,цифрами 25-29 - его вход д и цифрами 30-32 -выходы узла 6.Входы узла 4 соединены с Вхолами 12 модуля, выход соецинен С Входом элсь 1 ента И 15,другой вход которого соед шяется со входом 29и с инверсным Выходом третьего цифровогощпегратора 1 па фиг. 1 не показано), выход элемента И 15 соединен со входами элементов И 16,И 19, другие входы которых соединены соответственно с инверсным и прямым выходом последнего разряда регистра 17; выход элемента И 16соединен со входом регистра 17, выходы 23соединены с управляющим входом коммутатора3, выходы регистра 17 соединены со входамидещифратора 18, Выходы 24 соединены с управляющими входами коммутатора 8 процессора 2,выход элемента И 19 соединен со входами зле..Ментов И 20, И 21, И 22; входы 25, 27, 29,подключенные ко входам элементов И 20, И 21 иИ 22, соединены соответственно с инверсными вы.ходами (на фиг. 1 не показаны) первого, второгои третьего цифровых ипеграторов; входы 26, 28,соединенные со Входами элементов И 21, И 22, соединены соответственно с прямыми выходами1 на фиг, 1 ие показали) второго и третьегоцифровых интеграторов,В состав схемы, изображенной на фиг. 3,Входят узел 9 настройки, содержащтп 1 элементы И33 - 36, и коммутирующий элемент 10, содержащий элементы ИЛИ 37 - 40, элементы И 41 - 44.Вход 45 соеда 1 яется с выходом процессора,Процессор 2 в соответствии с сигналамиуправления, которые поступают из узла 6, выполняет операции и функции, записанные в видеураьнений Шеннона: интегрирование, сложение1 аьнптание), умножение, деление, извлечениеквадратного корня, ограничение выделения знака:и другие операции.Коммутирующий хе мент 10 реализуеттребуемые соединения с соседними модулями,описанными, например, двумя матрицами смежности,Модуль работает в режиме настройки и врежиме решения.В режиме настройки входная информациячерез узел 4 связи и открытые элементы И 15, И,16 (фиг.2) заносится в сдвигающий регистр 17,послетппи разряд которого используется как служебный. При появлении в нем "1" элемент И 16 закрывается, открывается элементИ 19 и одновременно прекращается сдвиг, К этому момевлу коммутатор 3 сигналами с выходов 23 нодготавливается в передаче настроечной информации в следующие модули, а дешифратор 18 вырабатывает сигнал, служащий для настройки процессора 2, С появлением "Г в последнем разряде регистра 17 начальные данные через выхода 30 в первый цифровой интегратор, последний разряд регистра которого используется как служебный, при появлении в нем "1" элемент И 20 закроется и откроется элемент И 21. С этого момента начальные данные заносятся по тому же прпншп 1 у в регистр второго цифрового интегратора и т,д. После занесения начальных данных в третий цифровой интегратор элементы И 15, И 22 закроются,и с этого момента настроечная информация через коммутатор 3 поступит а следующие модули.В режиме решения а блок настройки никакой информации не поступает, Он лишь сохраняет ту, информацию, которая необходима в процессе После окончания настройки элементы И 33 -И 36 (фиг, 3) откроются потенциалом, который появится на входах. Настроечная информация пройдет элементы И 33 - И 36, ИЛИ 37 - ИЛИ 40 ив соответствии с информацией, поступающей из регистра 17 иа Выходы 23, пройдет через эле-" менты И 41 - И 44 в следующие модули по ,Выходам 11. В режиме решения потенциал иавходе 14 отсутствует и элементы "закрыта", арезультат вычислений передается по входу 45 изкоммутатора 8 процессора 2 через элементы ИЛИ37 - 40, И 41 - 44 в следующие модули. 15Формула изобретенияМодуль цифровой интегрирующей структуры,содержащий цифровой интегратор, о тл нча ю. 1 Ощийся тем, что, с целью повышения гибкостипутем упрощения процесса настройки для вы.полпенни разлтгдщх операпий, в него введеныблок настройки, содержащий узлы запрета, связии управления, коммутатор настройки, два даполнитепьиых цифровых интегратора н комму,тамр, соединенный двусторонними связямн супомянутыми интеграторами, причем выход узласвязи соединен с входом узла запрета, которыйсоединен,двусторошпви связями с узлом упуавлеиня, выход которого подключен к выходу 6блока настройки, соединенного с управляющими входамн коммутатора настройки упомянутых щтфровых интеграторов н коммутатора, выход которого соединен с первым входом коммута. тора настройки, выходы которого подключены к соответствующим выходам модуля, группа информационных входов модуля соединена соответственно с информационными входами блока настройки и узла связи, информационными входами коммутатора н, коммутатора настрой. ки, второй вход которого соединен с первым входом модуля, второй вход которого подклю. чен к соответствутощему входу коммутатора.Источники информации. принятые во В 1 пт. манне прн экспертизе1. Авторское свидетельство СССР Нф 418864, кл. 6 06 102, 1972.2, Авторское свидетельство СССР Р 433511, ю.б Об д 1;02,1971.3. Авторское свидетельство СССР Р 4 О 9243, кл. 6 06 3 1/02, 1971.