Цифровой интегратор

ОПИСАНИЕИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ рц 650084 Союз Советских Социалистических Республик(43) Опубликовано 28,02.79, Бюллетень8 (45) Дата опубликования описания 28,02.79 Государственный коми СССР(088.8 о делам изооретен и открытий 72) Автор изобретения В. М. Таранухааганрогский радиотехнический институт им. В. Д, Калмыкова) Заявител 54) ЦИФРОВОЙ ИНТЕГРАТ Изобретение относится к лительной техники, а имен интегрирующим машинам, использовано в однородны ных средах,оласти вычисо к цифровым и может бытьвычислительИзвестны цифровые интегрирующие машины с плавающей запятой, в которых по каналам связи между цифровыми интеграторами передаются полноразрядные мантиссы приращений цифровых интеграторов со своими порядками, а на входах цифровых интеграторов квантуются мантиссы приращений подынтегральной функции и переменной интегрирования 1. Кванты (веса младших разрядов приращений) в этих интеграторах являются переменными, и при суммировании приращений необходимо выравнивать порядок приращений, Кроме того, перед формированием нового значения функции производятнормализацию мантисс подынтегральной функции н ее приращений. Нормализация одной из мантисс должна быть осуществлена так, чтобы вторая мантисса при этом же порядке не переполнила разрядной сетки регистра в сторону старших разрядов, Перечисленные особенности усложняют цифровые интегрирующие машины с плавающей запятой,Наиболее близким по технической сущности к изобретению является цифровой интегратор, содержащий два блока вычитания, два блока анализа знака, три сумматора, блок сдвига кода, блок нормализации мантисс, блок элементов задержки, блок квантования и первый преобразователь кода, причем первый выход первого блока вычитания через первый блок анализа знака соединен с первым и вторым входами блока сдвига кода, третий вход которого подклю чен ко второму выходу первого блока вычитания, выход первого сумматора соединен с первым входом блока нормализации мантисс, первый выход которого подключен к первому входу первого сумматора, а вто рой выход блока нормализации мантисссоединен с первым входом второго сумматора, выход которого подключен к первому входу второго блока вычитания, второй вход которого соединен с выходом блока 20 квантования, первый выход второго блокавычитания через второй блок анализа соединен с первым и вторым входами блока элементов задержки и блока квантования, третий вход которого подключен ко второ му выходу второго блока вычитания, третий выход которого соединен с третьим входом блока элементов задержки, четвертый вход блока квантования соединен с выходом первого преобразователя кода, З 0 первый вход которого подключен к выходутретьего сумматора.К недостаткам известного цифрового интегратора следует отнести уменьшениескорости вычисления за счет затрат определенного времени на обработку разрядов, заведомо равных нулю, а также на дополнительную операцию нормализации мантисс входных приращений, кроме того, снижается быстродействие из-за того, что все операции в цифровом интеграторе разнесены во времени.Целью изобретения является повышение быстродействия интегратора,Цель достигается тем, что в интегратор введены второй и третий преобразователи кода, два коммутатора, распределительный регистр и блок управления, причем первый и второй входы блока управления соединены с первым и вторым выходами второго .блока анализа знака, третий вход блока управления подключен к выходу блока элементов задержки, выход блока управления соединен с третьим входом блока сдвита кода, вторым входом блока нормализации мантисс и первым входом второго преобразователя кодов, второй вход которого подключен к второму входу второго сумматора, первый и второй выходы второго преобразователя кодов соединены соответственно с управляющими входами первого и второго коммутаторов, группа входов которых подключена к соответствующей группе выходов распределительного регистра, а выходы обоих коммутаторов соединены соответственно с первым и вторым входами третьего сумматора, третий выход второго преобразователя кодов соединен со вторым входом первого преобразователя кодов, выход блока сдвига кода соединен с первым входом третьего преобразователя кодов, второй вход которого соединен со вторым входом первого блока вычитания, а выход подключен к второму входу первого сумматора, выход которого соединен со входом распределительного регистра.На чертеже представлена блок-схема цифрового интегратора, содержащая блоки 1, 2 вычитания, блоки 3, 4 анализа знака, сумматоры 5 - 7, блок 8 элементов задержки, блок 9 сдвига кода, блок 10 нормализации мантисс, блок 11 квантования, преобразователи 12 - 14, распределительный регистр 15, коммутаторы 16, 17, блок 18 управления, управляющие входы 19 - 27, информационные входы 28, 29, информационный выход 30.Алгоритм работы данного цифрового интегратора имеет вид: пн -плуксук(с - ц с укс - 2О, если Пу- Пдукс К 1 Мукс - М" + 2 уЕДУкс; кс ук(с - ц М", = М 2 Уксукс - укс+1 лхк(с. ц 1 08 кс 15 Пьгк(с+1 = (20 25 1 08 к(с+ц - ПОЯксдПдгк(с ц с щ 45 50 55 З где дту Дтхк(с ц Дтгк(с+ц- коды прир ащений подынтегр ально й функции, переменной интегрирования и интеграла соответственно, состоящие из старших весовых единичных разрядов и знаков приращенийбрукс - весовые единичные разряды приращения подынтегральной функции на с-м шаге интегрирования в 7 с-м интеграторе;НПук(с - ц - порядок нормализованной мантиссы подынтегральной функции на (с - 1) -м шаге интегрирования в Й-м интеграторе;К - число, ограничивающеесверху разность порядков мантиссы подынтегральной функции приращения подынтегральной функции;Мук) - мантисса подынтегральной функции на с-м шаге интегрирования в сс-м интеграторе;нМук(с ц - нормализованная мантисса подынтегр алькой 60функции на (с - 1)-м шаге интегрирования в Й-м интеграторе;2 Уг Ьус,( - сУммаРное пРиРащениеподынтегральной функции в й-м интеграторе на с-мшаге интегрирования, приведенной к младшему разряду подынтегральной функции 2 к;Ж - число разрядов мантиссыподынтегральной функции;+ ЛПд - приращение порядка подынтегральной функции на (-м шаге интегрирования в Й-м интеграторе, полученное в результате нормализации мантиссы подынтегральной функции МккМл ( - мантисса приращения интеграла на +1)-м шаге интегрирования в й-м интеграторе;Плг - порядок приращения интеграла на (с+1) -м шаге интегрирования в Й-м интеграторе:Г 1 лкк( - порядок приращенияпеременной интегрирования на +1)-м шаге интегрирования в Й-м интеграторе;ЛПьк( - нормализованная мантисса приращения интеграла на (1+1)-м шаге интегрирования в Й-м интеграторе;ЬПлк( - приращение порядка интеграла, полученное в результате нормализации мантиссы приращения интеграла Млкна+1)-м шаге интегрирования в Й-м интеграторе;П, - порядок остатка приращения интеграла на (-м шаге интегрирования в Й-м интеграторе;Рл,- функция расчленения, выделяющая группу старших 1-разрядов в приращении интеграла;г, - порядок выделенного 1-горазряда в приращении;М,( - мантисса остатка прира( 1 )гцения интеграла на +1) -м шаге интегрирования в Й-м интеграторе;(г, -1)Р-в ( - функция расчленения, выделяющая остаток приращения от - Л до (г -- 1) -го разряда включи тельно; .- М - порядок младшего разряда приращения интеграла;г - порядок младшего разря.5 да выделенного приращения.Устройство работает следующим образом.На управляющий вход 19 блоков 1, 2, 10,10 11 и сумматора 5 поступает из устройствауправления потенциал выделения порядковприращений. На информационный вход 28блока 1 поступает порядок приращения подынтегральной функции П;, а на вход 2915 сумматора 5 - порядок приращения переменной интегрирования Плк) . При этомв блоке 1 вычитаются порядкиК201 1) К 1) П 3 К 1в сумматоре 5 суммируются порядкигтгтнП"(-) П .( )1в блоке 2 вычитаются порядки251 кк -т 1 лхк - 1.к,.В момент поступления знакового разрядапорядка приращения из устройства управления подается сигнал выделения знака порядка. По этому сигналу перезаписываются из блока 2 в блок 8 вычисленная разность порядковПк +лхк) - П иа из блока 1 в блок 9 - разностьП"- П 1,в блоке 4 анализируются знаки разностипорядков40П)к 1) + Пью( 1) Поуд .По окончании операции выделения приращения и анализа знаковых разрядов изустройства чправления поступает а вход45 25 блоков 12. 13 сигнал выделения знакового разряда приращения. По этому сигналу знаковые разряды приращений подынтегральной функции и переменной интегрирования записываются в блоках 12, 13, Поокончании выделения знаков приращенийпз устройства правления подается потенциал выделения приращения на вход 24блоков 12, 13. По потенциалу выделенияприращения в блоке 12 фопмируется кодприращения подынтегральной функции. Вблоке 13 формируется код приращения псременной интегрирования Ьшлх()Рассмотрим процесс выравнивания по 60 рядков в цифровом интеграторе. Управление операцией выравнивания порядков осуществляется блоками 4, 3. (в этих блокахвырабатываются сигналы, определяющиенаправление сдвига) и блоками 8, 9, 18, вФ которых вырабатываются сигналы, опреде40 65 ляющие, на сколько тактов нужно сдвинутькод числа. Так, если знак разности порядков П"1) (с-,) + Пхк(с.) - Псгкс 1положительный, то по сигналу, поступающему из блока 3, и потенциалу работы, поступающему из устройства управления на вход 22 блока 18, в блоке 18 управления вырабатывается сигнал управления блоком 11. По этому сигналу осуществляется продвижение мантиссы остатка Моа( - 1) младшими разрядами вперед в блоке 11 и суммирование ее с нулевыми разрядами до поступления мантиссы приращения интеграла, А через2 П) + Пхкс- Пикстактов выдается блоком 8 сигнал пуска блока 8. И из блока 18 управления поступает потенциал на управляющие входы блока 10, блока 9, преобразователя 13. По этому потенциалу запускаются блок 17 и блок 9, если знак разности порядковн1 П)к(с 1) - Пикс)отрицательный, При этом блоком 4 совместно с блоком 9 вырабатывается сигнал, обеспечивающий сдвиг кода приращения влево в блоке 12 относительно мантиссы подынтегральной функции Мкк(с -на пн - п2 )к(с-с) )ксразрядов, А если разность порядковнк(скс 1положительная, то пуск блока 9 осуществляется по предварительному потенциалуработы, поступающему из устройства управления на вход 26. В этом случае выравниваются порядки подынтегральной функции и ее приращений до начала операциисуммирования мантиссы подынтегральнойфункции с ее приращениями, причем, еслиразность порядков находится в пределахК) П)- Пикс)0,При этом код приращения сдвигается вправо на пн2 )к(с 1) - ь)ксразрядов относительно мантиссыМнк(с - цА если разность порядковни,- П,К,то блок 9 выдает сигнал запрета в блок 12,и последним выдается нулевое приращение.Из выхода блока 12 код приращения в виде пн - пукс2 к(с-ц Ьа икс 5 10 15 20 25 30 45 50 55 60 поступает на один вход сумматора 6, а на второй - мантиссаАлн"цк(с - циз выхода блока 10. В сумматоре 6 вычисляется новое значение мантиссы подынтегральной функции М) кс. Вычисленная мантисса перезаписывается в блок 10 и одновременно поступает в регистр 15. В блоке 13 формируются весовые единичные разряды приращения переменной интегрирования, В свою очередь весовые единичные разряды поступают на входы коммутаторов 17, Последние опрашиваются специальными сигналами, поступающими из устройства управления на входы 23. Причем первый сигнал начинается со второго такта после поступления сигнала из выхо са блока 18 управления, а ка)кдый последующий начинается на такт позже. Коммутаторы 16, 17 подключают соответствующие выходные шины ячеек регистра 15 к входам сумматора 7. Через коммутаторы 16, 17 информация из выхода регистра 15 поступает в виде частичных произведений на входы сумматора 7. В сумматоре вычисляется мантисса приращения интеграла. Результат из выхода сумматора 7 поступает младшими разрядами вперед через преобразователь 14 на информационный вход блока 11 с задержкой на) лхк(с, 1) - оскспн - п - п тактов относительно мантиссы остаткаМогксчто эквивалентно умножению мантиссыприращения интеграла на величинугк(ск(с и+п,хВ преобразователе 14 произведению присваивается знак приращения переменнойинтегрирования. Таким образом, с выходапреобразователя 14 информация поступаетна вход блока 11 в виде вычисленной мантиссы приращения интеграланМ .Лщ 2 пкк(с 1 +пьх с ( - поокссфхк(с. 1)В блоке 11 вычисленная мантисса интеграла суммируется со старшими разрядамимантиссы остатка М,окс,По окончании операции интегрированияснимается потенциал работы, и из устройства управления поступает потенциал нормализации на вход 27 блока 11 и блока 10.При этом в блоке 10 нормализуется мантисса подынтегральной функции М) кс иформируется новый порядокнП к(с :1: П.кс,а в блоке 11 нормализуется мантисса приращения интегра а Млгк(с,1)и формируется новый порядок приращения интеграла П,", +Пьхк, + -3-ЬПьг,+,1,если П + хкьц- ,)0Пик, + ЬПьхк, еслиП,", + Пьхк1 - П, (О;нЬПькк если Пг, ++Пл,- П, =0 10 Пью+ -А по потенциалу выделения приращения, поступающему по входу 24 из устройства управления, формируется в блоке 11 переменное приращение интеграла1 фцхкр и -1 ко+11путем выделения группы 1 старших разрядов из вычисленной мантиссы прираще ния интеграла, при этом выделяется остаток интеграла в видеМОзк(+ ц -уМь 2 ц+11Одновременно в блоке 11 формируется30 порядок остаткаПок+1 - ПолкПьек 1 у 11 грцИспользование предлагаемого цифрового интегратора дает возможность увеличить скорость вычисления по сравнению с существующими цифровыми интеграторами,Формула изобретения40Цифровой интегратор, содержащий два блока вычитания, два блока анализа знака, три сумматора, блок сдвига кода, блок нормализации мантисс, блок элементов задержки, блок квантования и первый преобразователь кода, причем первый выход первого блока вычитания через первый блок анализа знака соединен с первым и вторым входами блока сдвига кода, третий вход коподклюен к торму оду пер вого блока вычитания, выход первого сумматора соединен с первым входом блока нормализации мантисс, первый выход которого подключен к первому входу первого сумматора, а второй выход блока нормализации мантисс соединен с первым входом второго сумматора, выход которого подключен к первому входу второго блока вычитания, второй вход которого соединен с выходом блока квантования, первый выход второго блока вычитания через второй блок анализа знака соединен с первым и вторым входами блока элементов задержки и блока квантования, третий вход которого подключен к второму выходу второго блока вычитания, третий выход которого соединен с третьим входом блока элементов задержки, четвертый вход блока квантования соединен с выходом первого преобразователя кода, первый вход которого подключен к выходу третьего сумматора, отличающийся тем, что, с целью повышения быстродействия, в него введены второй и третий преобразователи кода, два коммутатора, распределительный регистр и блок управления, причем первый и второй входы блока управления соединены с первым и вторым выходами второго блока анализа знака, третий вход блока управления подключен к выходу блока элементов задержки, выход блока управления соединен с третьим входом блока сдвига кода, вторым входом блока нормализации мантисс и первым входом второго преобразователя кодов, второй вход которого подключен к второму входу второго сумматора, первый и второй выходы второго преобразователя кодов соединены соответственно с управляющими входами первого и второго коммутаторов, группа входов которых подключена к соответствующей группе выходов распределительного регистра, а выходы обоих коммутаторов соединены соответственно с первым и вторым входами третьего сумматора, третий выход второго преобразователя кодов соединен со вторым входом первого преобразователя кодов, выход блока сдвига кода соединен с первым входом третьего преоб. разователя кодов, второй вход которого соединен со вторым входом первого блока вычитания, а выход подключен к второму входу первого сумматора, выход которого соединен со входом распределительного регистра.Источники информации,принятые во внимание при экспертизе 1. Каляев В. А. Теория цифровых интегрирующих машин и структур. М., Энергия, 1970, с. 355 - 362.2. Авторское свидетельство СССР453711, кл. б 065 1/02, 22.11.72.650084 Составитель В. Тарасовкова Техред А. Камышникова Корректоры: И. Позняковскаяи.З. Тарасов едак пография, пр, Сапунова Я каз 700/10 Изд.171 Тираж 779 ПодписноеНПО Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5