Цифровой интегратор

Союз Советскик Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 636639(5) М. Кл. с присоединением заявки606, 1 1/02 Государственный комитетСовета Министров СССРпо дедам изобретенийи открытий(43) Опубликовано 051278.Бюллетень45 (45) Дата опубликования описания 051278(71) Заявитель Институт кибернетики АН Украинской ССР(54) ЦИФРОВОЙ ИНТЕГРАТОР Настоящее изобретение относится к области цифровой вычислительной техники и может быть использовано при построении интегрирующих вычислительных устройств, цифровых дифференциальных анализирующих систем и цифровых интегрирующих машин. Известен цифровой интегратор ГЦ имеющий низкое быстродействие, поскольку 10 на отработку каждой точки в устройстве затрачивается и (где и -разрядность) тактов для суммирования приращения функции, поступающих на вход одноразрядного сумматора функции с содержимым регистра Функции и для последовательного суммирования содержимого регистра функции с содержимым регистра интеграла.ЮНаиболее близким по технической сущности является цифровой интегратор 21, содержащий первый решающий блок, состоящий из сумматора Функции, сумматора интегралаблока выделения приращения и преобразователя кода, причем первый выход сумматора функции соединен с его первым входом, второй вход сумматора функции соединен с первым входом преобразователя кодов, вы-ход которого подключен к первому входу сумматора интеграла, первый выход которого соединен с первым входом блока выделения приращения, первый выход которого подключен ко второму входу сумматора интеграла.Недостатком известного устройства является низкое быстродействие.Целью изобретения является повышение быстродействияПоставленная цель достигается тем, что в известное устройство введены(и - 1) решающих блоков, две группы поп элементов И в каждой группе, элемент ИЛИ и кольцевой регистр, причем третий вход сумматора интеграла 1-го решающего блока (где 1= 1,2,. П) кроме первого соединен со вторым выходом сумматора интеграла ( 1 -1) решающего блока, а третий вход сумматора интеграла первого решающего блока подключен ко второму выходу сумматора интеграла И -го решающего блока, второй выход сумматора функции 1 -го решающего блока, кроме последнего, соединен со вторым входом сумматора функции ( 1 +1) решающего блока, а второй выход сумматора Функции п-го решающего блока подключен ко второму входу сумматора Функции первого решающего блока, второй вход преобраэователя кода 1 -го решающего блока соединен с выходом соответствующего элемента И перной группы элементов И,первый вход каждого из элементов Ипервой группы элементов И соединенс первым входом устройства,.а второйвход каждого элемента И первой группы элементов И соединен со вторымвходом соответствующего блока выделе,ния приращений, соответствующим выходом группы выходон кольцевого регистра и первым входом соответствующегоэлемента И второй группы элементовИ второй вход которого подключен ковторому входу устройства, а выход - ктретьему входу сумматора Функции соответствующего решающего блока,10 Блок-схема устройства представленана чертеже,Устройство содержит П сумматоров1 -1 я Функции, П сумматоров 2 -2 Ппинтеграла, П блоков 3 -Зп выделенияприращений, П преобразонателей 4 -4 якода, первую грУппу элементов Исодержащую П элементов И 5 -5 п, вторуюгруппу элементов И 6, содержащую Иэлементов И б -бп, элемент ИЛИ 7 икольцевой регистр 8, первый и второйвход 9, 10 устройства, вход 11 Регистра, решающие блоки 12 - 12 П, выход13 устройства.Устройство работает следующим образом, На входы 10 последовательноно времени поступают приращения зависимой переменной, которые суммируютсяна сумматорах 1 12, , 1, Функциис предыдущими значениями подынтегральной функции, Одновременно с этим значения подынтегральной Функции поступают на входы сумматоров 21, 22,2 П интеграла через преобразователи4, 4 , , 4 п кода, управляемые2сйгналами на входе 9 приращения независимой переменной,На одноразрядных сумматорах 2 22, 211 интеграла последовательно вовременй производится суммированиепредыдущих значений интеграла со значениями подынтегральной Функции, представленными последовательным кодомна выходах одноразрядных сумматоров1 я ФУнкции. С выходов переноса одноразрядных сумматоров 2,22, , 2 П функции сигналы переносапоступают йа блоки 3, 3 , , 3выделения приращения, которые производят выдачу приращений на выходы устройства, под воздействием сигналов,поступающих последовательно во времен)0 25 30 50 При интегрировании по Риману входы преобразователей 44, 42,4 и кода необходимо соединить между собой и подключить к общему входу независимой переменной, а преобразователи 44, 42, ,604 п кода в этом случае представляют собой обычные элементй И, через которые коды с выходов сумматоров 1, 1,65 1 П функции поступают на входы сумматоров 2, 22, , 2 интеграла.Для сокрашения количества выводов интегратора и упрощения коммутации между интеграторами выходы блоков 3, 32, Зп выделения приращения объединяются с помощью элемента ИЛИ 7 и подключаются и общему выходу 13 устройства, а другие входы блока выделения приращения 332 3 й подключаются к управляющей шине. Третьи входы одноразрядных сумматоров 112, , 1 я Функции через нторую группу элементов И 6.1, 62, , б, подключенных первыми входами к управ" ляющей шине, соединены с общим входом зависимой переменной. Тогда информация со входа коммутируется последовательно) под воздействием импульсов на управляющей шине, на входы сумматоров 14 р 1 д р в а в р 1ункцииаПри интегрировании по Стилтьесу другие входы преобразователей, 4,), 42,4 п кода через первую группу элементов И 5), 52.5 под ключаются к общему входу незанисимой переменной, а первые входы первой гоуппы элементов И 54, 52.5 П соединяются с управляющей шиной,Количество управляющих входов может быть сокращено в и раз, если н устройство ввести кольцевой сдвиговый Регистр 8, вход которого соединен с общим упранляющи; входом, а выходы подключены к другим входам блоков 3, 32,3 п выделения приращений и к первым входам первой и второй групп элементов И 5, 52,Тогда по сигналу на входе производится сдвиг единицы последовательно по разрядам кольцевого сднигоного регистра 8, управляющие сигналы с выходов которого обеспечивают управление работой устройства.Предлагаемое устройство имеет регулярную структуру по каждому из разрядов, чем обеспечивается простота реализации интегратора в виде БИС. Данное устройство превосходит по быстродействию н И раз известные интеграторы последовательного действия при незначительном увеличении объема оборудования, Оно превосходит по быстродействию также и интеграторы параллельного типа, имеющие большее количество оборудования, н которых такт работы устройства равен времени суммирования И -разрядных чисел, в то время как н предлагаемом устройстве тактовая частота определяется временем суммирования одноразрядных чисел.формула изобретенияЦифровой интегратор, содержащийпервый решающий блок, состоящий изсумматора функции, сумматора интегра6366 атент,Проектная,филиал П , ужгоро ла, блока выделения приращения и преобразователя кода, причем перный выход сумматора функции соединен с егопервым входом, второй вход сумматорафункции соединен с первым входом преобразователя кодов, выход которогоподключен к первому входу сумматораинтеграла, первый выход которого соединен с первым входом блока выделения,приращения, первый выход которого подключен к первому входу сумматора интеграла,первый выход которого соединенс первым входом блока выделения 10приращения, первый выход которого подключен ко второму входу сумматораинтеграла, отличающийсятем, что, с целью повышения быстродействия в него дополнительно введе- )6ны ( О - ( ) решающих блоков, две группы по П элементов И в каждой группе,:элемент ИЛИ и кольцевой регистр,причем третий вход сумматора интеграла 1 -го решающего блока (где 11, 2,П ) кроме перного соединенсо вторым выходом сумматора интеграла (1-1) решающего блока, а третий,вход сумматора интеграла первого решающего блока подключен ко второсу выходу сумматора интегралаП -го решающего блока, нторой выходсумматора функции 1 -го решающегоблока, .кроме последнего, соединенсо вторым входом сумматора функции 39 6(1 + М) решающего блока, а второй выход сумматора функции и -го решающего блока подключен ко второму входу сумматора функции первого решающего блока, второй вход преобразователя кода 1 -го решающего блока соединен с выходом соответствующего элемента И первой группы элементов И, первый вход каждого из элементов И первой группы элементов И соединен с первым входом устройства, а второй вход каждого элемента И первой группы элементов И соединен со вторым входом соответствующего блокавыделения приращений соответствующим выходом группы выходов кольцевого регистра и первым нходом соответствующего элемента И второй группы элементов И, второй вход которого подклю-. чен ко второму входу устройства, а выход - к третьему входу сумматора функции соответствующего решающего блока. Источники информации, принятыено внимание при экспертизе: 1. Неслуховскнй К.С. Цифровые дифференциальные анализаторы. И., 1969, с. 82.2. Каляев А.В. Введение в теорию циФровых интеграторов. Киев, фйаукова Думка, 1964, с. 254-258. ИИПИ Заказ 7338/50раж 784 Подписное